Mikrokontrolery

W rozdziale pojawiają się terminy angielskie Input Capture oraz Output Compare. Nie tłumaczyłem ich, ponieważ w języku polskim brak jest dobrych odpowiedników.

Termin Input Capture oznacza reakcję na zdarzenia, które mogą się pojawić w trakcie pracy mikrokontrolera. Reakcja ta polega na zapisaniu czasu wystąpienia tego zdarzenia, czyli na Rejestracji Czasu Zdarzenia Wejściowego. Odbywa się to w ten sposób, iż w momencie wykrycia zdarzenia (np. zmiany poziomu sygnału na określonej końcówce mikrokontrolera) następuje zapamiętanie w osobnym rejestrze stanu timera/licznika (stąd słowo Capture, które po angielsku oznacza "przechwycenie" lub "zarejestrowanie"). Stan ten jest znacznikiem czasu (ang. time-stamp), w którym wystąpiło zdarzenie i może być w różny sposób wykorzystywany w aplikacji.

Termin Output Compare odnosi się do zmiany stanu wybranej końcówki, jeśli wewnętrzny licznik odmierzy odpowiedni czas. Odbywa się to w ten sposób, iż stan licznika jest porównywany z rejestrem przechowującym znacznik czasu. Gdy licznik osiągnie wartość znacznika czasu, występuje zgodność porównania (ang. Compare Match) i w tym momencie mikrokontroler może wykonać różne operacje, np. zmienić stan logiczny określonej końcówki. Pozwala to generować różne przebiegi czasowe.

Timer/licznik 0 jest 8-bitowym, jednokanałowym modułem timera/licznika o ogólnym przeznaczeniu. Jego główne cechy są następujące:

• Licznik jednokanałowy
• Zerowanie licznika przy zgodności porównania (automatyczne przeładowanie)
• Bezzakłóceniowy, poprawny fazowo modulator szerokości impulsu (PWM)
• Generator częstotliwości
• 10-bitowy preskaler zegara
• Źródła przerwań przy przepełnieniu lub przy zgodności porównania (TOV0 i OCF0)
• Pozwala na taktowanie z zewnętrznego kwarcu zegarkowego 32kHz, który jest niezależny od zegara we/wy

Na poniższym rysunku przedstawiony został uproszczony schemat blokowy 8-bitowego timera/licznika 0. Tłustym drukiem przedstawiono rejestry we/wy, do których ma dostęp mikroprocesor. Rejestry sterujące timerem/licznikiem 0 opisano w podrozdziale "Opis rejestrów".

Rejestry

Rejestr timera/licznika (TCNT0) oraz rejestr Output Compare (OCR0) są rejestrami 8-bitowymi. Wszystkie sygnały żądań przerwań są widoczne w rejestrze znaczników przerwań timera (ang. Timer Interrupt Flag Register, TIFR). Wszystkie przerwania są indywidualnie maskowane za pomocą rejestru maski przerwań timera (ang. Timer Interrupt Mask Register, TIMSK). Rejestry TIFR i TIMSK nie są pokazane na obrazku powyżej, ponieważ używa je kilka innych modułów timerów.

Timer/licznik może być taktowany wewnętrznie poprzez preskaler lub asynchronicznie z końcówek TOSC1/2, co szczegółowo jest opisane w dalszej części tego rozdziału. Praca asynchroniczna jest sterowana przez rejestr stanu asynchronicznego (ang. Asynchronous Status Register, ASSR). Układ wyboru zegara określa, które źródło zegara będzie używane przez timer/licznik do zwiększania (lub zmniejszania) jego wartości. Timer/licznik jest nieaktywny, jeśli nie zostało wybrane żadne źródło zegarowe. Wyjście z układu wyboru zegara jest określane jako zegar timera (ang. timer clock, clk_T0).

Podwójnie buforowany rejestr Output Compare (OCR0) jest  przez cały czas porównywany z wartością timera/licznika. Wynik tych porównań może zostać użyty przez generator przebiegu, aby utworzyć przebieg PWM lub przebieg o zmiennej częstotliwości na końcówce Output Compare (OC0). Szczegóły znajdziesz w podrozdziale "Moduł Output Compare”. Zdarzenie zgodności porównania ustawi również znacznik porównania (OCF0), który z kolei może zostać wykorzystany do generacji żądania przerwania Output Compare.

Definicje

Wiele rejestrów i odwołań do bitów w tym rozdziale jest zapisanych w postaci ogólnej. Mała litera “n” zastępuje numer timera/licznika, w tym wypadku 0. Jednakże w programie należy używać precyzyjnych nazw, np. TCNT0 przy dostępie do wartości timera/licznika 0 itd.

Poniższe definicje są intensywnie używane w dalszej części tego rozdziału:

Timer/licznik może być taktowany przez wewnętrzne synchroniczne lub zewnętrzne asynchroniczne źródło zegarowe. Źródło zegarowe clk_T2 jest standardowo równe zegarowi mikrokontrolera. clk_I/O. Gdy bit AS0 w rejestrze ASSR zostanie ustawiony w stan 1, źródło to będzie pobierane z oscylatora timera/licznika podłączonego do końcówek TOSC1 i TOSC2. Szczegóły pracy asynchronicznej znajdziesz w opisie rejestru stanu asynchronicznego (ang. Asynchronous Status Register, ASSR). Szczegóły na temat źródeł zegarowych i preskalera znajdziesz w rozdziale "Preskaler timera/licznika".

Główną częścią 8-bitowego timera/licznika jest programowalny moduł dwukierunkowego licznika. Poniższy rysunek pokazuje schemat blokowy licznika wraz z jego otoczeniem:

Opis sygnałów (sygnały wewnętrzne):

count		Zwiększenie lub zmniejszenie wartości TCNT0 o 1.
direction		Wybór pomiędzy zmniejszaniem a zwiększaniem wartości licznika.
clear		Zerowanie TCNT0 (ustawienie wszystkich bitów na 0).
clkT2		Zegar timera/licznika.
top		Sygnalizacja, iż licznik osiągnął wartość maksymalną.
bottom		Sygnalizacja, iż licznik osiągnął wartość minimalną (zero).

W zależności od użytego trybu działania licznik jest zerowany, zwiększany o 1 lub zmniejszany o 1 przy każdym takcie zegara timera (clk_T2). Zegar clk_T0 może być tworzony z zewnętrznego lub z wewnętrznego źródła, wybranego bitami wyboru zegara (ang. Clock Select bits, CS0[2:0]). Gdy nie jest wybrane żadne źródło zegarowe (CS0[2:0] = 0), to timer jest zatrzymany. Jednakże zawartość TCNT0 jest dostępna dla mikroprocesora bez względu na obecność lub brak clk_T0. Zapis przez mikroprocesor posiada wyższy priorytet nad wszystkimi operacjami zliczania lub zerowania.

Sekwencja zliczania jest określana przez ustawienia bitów WGM0[1:0] umieszczonych w rejestrze sterującym  timera/licznika (ang. Timer/Counter Control Register, TCCR0). Istnieją bliskie związki pomiędzy sposobem zachowania się licznika (zliczaniem) a sposobem generacji przebiegów na wyjściu Output Compare, OC0. Więcej na temat zaawansowanych sekwencji zliczania znajdziesz w podrozdziale "Tryby pracy".

Znacznik przepełnienia timera/licznika (ang. Timer/Counter Overflow Flag, TOV0) jest ustawiany zgodnie z trybem pracy wybranym przez bity WGM0[1:0]. Znacznik TOV0 może być używany do generacji przerwania dla mikroprocesora.

8-bitowy komparator ciągle porównuje zawartość licznika TCNT0 z rejestrem Output Compare (OCR0). Gdy TCNT0 zrówna się z zawartością rejestru OCR0, to komparator zasygnalizuje zgodność. Zgodność ustawi znacznik Output Compare (OCF0) przy następnym takcie zegara timera. Jeśli odpowiednie przerwanie zostało włączone (OCIE0 = 1), znacznik Output Compare wygeneruje przerwanie Output Compare. Znacznik Output Compare jest automatycznie zerowany, gdy zostanie wykonana procedura obsługi tego przerwania. Alternatywnie można go wyzerować programowo wpisując na jego pozycji logiczne 1. Generator przebiegu wykorzystuje sygnał zgodności w celu wygenerowania przebiegu wyjściowego zgodnie z trybem pracy ustawionym przez bity WGM0[1:0] i bity trybu Output Compare (COM0[1:0]). Sygnały MAX i BOTTOM są używane przez generator przebiegu do obsługi specjalnych przypadków wartości krańcowych w niektórych trybach pracy (zobacz do podrozdziału "Tryby pracy").

Poniższy rysunek pokazuje schemat blokowy modułu Output Compare:

Rejestr OCR0 jest podwójnie buforowany, gdy są używane tryby PWN (ang. Pulse Width Modulation). W trybie normalnym oraz w trybie zerowania timera przy zgodności porównania, CTC (ang. Clear Timer on Compare) podwójne buforowanie jest wyłączone. Synchronizuje ono uaktuaktualnianie rejestru porównawczego OCR0 do wartości top lub bottom sekwencji zliczania. Synchronizacja zapobiega powstawaniu impulsów PWM o nieprawidłowej długości lub niesymetrycznych, co tworzy bezbłędne przebiegi wyjściowe.

Dostęp do rejestru OCR0 może wydawać się złożony, lecz tak nie jest. Gdy włączone jest podwójne buforowanie, mikroprocesor posiada dostęp do rejestru buforowego OCR0r, a gdy podwójne buforowanie jest wyłączone, mikroprocesor ma bezpośredni dostęp do OCR0.

Wymuszone Output Compare

W trybach nie generujących przebiegu PWM wyjście zgodności porównania z komparatora może zostać wymuszone przez zapis jedynki do bitu wymuszenia Output Compare (ang. Force Output Compare bit, FOC0). Wymuszenie zgodności porównania nie ustawi znacznika OCF0, ani nie wyzeruje/przeładuje timera, lecz końcówka OC0 zostanie uaktualniona tak, jakby wystąpiła rzeczywista zgodność porównania (ustawienie bitów COM0[1:0] definiuje, czy końcówka  OC0 jest ustawiana, zerowana lub zmienia stan na przeciwny).

Blokowanie zgodności porównania przez zapis do TCNT0

Wszystkie zapisy przez mikroprocesor do rejestru TCNT0 będą blokowały każdą zgodność porównania, która pojawi się w następnym cyklu zegara timera, nawet, jeśli timer został zatrzymany. Cecha ta pozwala zainicjować rejestr OCR0 na tę samą wartość co TCNT0 bez wyzwolenia przerwania, gdy zostanie włączony zegar timera/licznika.

Używanie modułu Output Compare

Ponieważ zapis TCNT0 w dowolnym trybie pracy zablokuje wszystkie zgodności porównań na jeden cykl zegara timera, występuje ryzyko związane ze zmianą zawartości TCNT0, gdy jest używany moduł Output Compare niezależnie od tego, czy timer/licznik pracuje, czy nie. Jeśli wartość wpisana do TCNT0 jest równa wartości OCR0, zgodność porównania zostanie przegapiona, co w wyniku da nieprawidłową generację przebiegu. Podobnie, nie wpisuj do TCNT0 wartości równej BOTTOM, gdy licznik zlicza w dół.

Ustawienie OC0 powinno być wykonane przed ustawieniem rejestru kierunku danych (ang. Data Direction Register) dla końcówki, która będzie wyjściem. Najprostszym sposobem ustawienia wartości OC0 jest użycie bitu strobowego wymuszonego Output Compare (FOC0) w trybie normalnym. Rejestr OC0 utrzymuje swoją wartości nawet przy zmianie trybów generacji przebiegów.

Bądź świadomy, iż bity COM0[1:0] nie są podwójnie buforowane wraz z wartością porównania. Zmiana bitów COM0[1:0] odniesie natychmiastowy skutek.

Bity trybu Compare Output (ang. Compare Output Mode bits, COM0[1:0]) posiadają dwie funkcje. Po pierwsze, generator przebiegu wykorzystuje bity COM0[1:0] do definiowania stanu końcówki wyjścia porównania (OC0) przy kolejnej zgodności porównania. Po drugie, bity COM0[1:0] kontrolują źródło wyjściowe dla końcówki OC0. Obrazek poniżej pokazuje uproszczony schemat sieci logicznej, na którą oddziałuje ustawienie bitów COM0[1:0]. Rejestry we/wy, bity we/wy i końcówki we/wy na tym obrazku opisane są tłustym drukiem. Pokazane są tylko te elementy ogólnych rejestrów sterowania portami we/wy (DDR i PORT), na które wpływają bity COM0[1:0]. Przy odwołaniu do stanu OC0, odwołanie to dotyczy wewnętrznego rejestru OC0, nie końcówki OC0.

Moduł wyjścia zgodności porównania (ang. Compare Match Output Unit) w trybie nie związanym z PWM

Ogólna funkcja portu we/we zostaje przejęta przez wyjście porównania (OC0) z generatora przebiegu, jeśli dowolny z bitów COM0[1:0] jest ustawiony. Jednakże kierunek końcówki OC0 (wejście lub wyjście) jest wciąż kontrolowany przez rejestr kierunku danych (DDR) dla tej końcówki portu. Bit portu kierunku danych dla końcówki OC0 (DDR_OC0) musi być ustawiony jako wyjście, zanim wartość OC0 stanie się widoczna na końcówce. Funkcja przejmowania jest niezależna od trybu pracy generatora przebiegu.

Zasada działania sieci logicznej dla końcówki Compare Output pozwala na inicjalizację stanu OC0 przed uaktywnieniem wyjścia. Zwróć uwagę, że niektóre z ustawień bitów COM0[1:0] są zarezerwowane tylko dla pewnych trybów pracy. Zobacz do podrozdziału "Opis Rejestrów".

Tryb Compare Output a generacja przebiegów

Generator przebiegów używa bitów COM0[1:0] w różny sposób w trybach Normalnym, CTC i PWM. Dla wszystkich trybów ustawienie COM0[1:0] = 0 mówi generatorowi przebiegów, aby nie wykonywał żadnego działania na rejestrze OC0 przy następnej zgodności porównania. Opis funkcji tych bitów znajdziesz w opisie poszczególnych trybów.

Zmiana stanu bitów COM0[1:0] odniesie efekt przy pierwszej zgodności porównania, która wystąpi po tej zmianie. W trybach nie-PWM działanie może być wymuszone natychmiast przez wykorzystanie bitów strobowych FOC0.

Tryb pracy, tj. zachowanie się timera/licznika i końcówek Output Compare, jest zdefiniowany przez kombinację bitów trybu generacji przebiegu (WGM0[1:0]) oraz bitów trybu Compare Output (COM0[1:0]). Bity trybu Compare Output nie wpływają na sekwencję zliczania, natomiast bity trybu generacji przebiegu wpływają na nią. Bity  COM0[1:0] kontrolują, czy generowane wyjście PWM ma być zaprzeczone, czy nie (ang. inverted lub non-inverted PWM). Dla trybów różnych od trybów PWM bity COM02[1:0] kontrolują, czy sygnał wyjściowy powinien być ustawiany na 1, zerowany lub zmieniany na przeciwny (0 → 1, 1 → 0) przy zgodności porównania (“Moduł zgodności porównania").

Dokładne informacje na temat przebiegów czasowych znajdziesz w podrozdziale "Przebiegi czasowe timera/licznika".

Tryb normalny

Najprostszym trybem pracy jest tryb normalny (ang. Normal Mode, WGM0[1:0] = 0). W tym trybie kierunek zliczania jest zawsze w górę (stan licznika sie zwiększa przy każdym impulsie zegarowym) i nie jest wykonywane żadne zerowanie licznika. Licznik po prostu się przewija, gdy osiąga swoją maksymalną wartość 8-bitową (TOP = 0xFF), a później startuje ponownie od wartości BOTTOM (0x00). W trybie normalnym znacznik przepełnienia timera/licznika (ang. Timer/Counter Overflow Flag, TOV0) zostanie ustawiony w tym samym cyklu zegarowym, gdy TCNT0 osiąga wartość zero. Znacznik TOV0 w tym przypadku zachowuje się jak 9-ty bit z tym wyjątkiem, że jest tylko ustawiany, nie zerowany. Jednakże w połączeniu z przerwaniem od przepełnienia timera (ang. timer overflow interrupt), które automatycznie zeruje znacznik TOV0, rozdzielczość timera może zostać zwiększona programowo. Nie ma specjalnych przypadków do rozważenia w trybie normalnym, nowa wartość dla licznika może zostać wpisana w dowolnym momencie.

Moduł Output Compare może być użyty do generowania przerwań w zadanych momentach czasu. Używanie Output Compare do generacji przebiegów w trybie normalnym nie jest zalecane, ponieważ zabiera to zbyt wiele czasu mikroprocesora.

Tryb zerowania timera przy zgodności porównania (CTC)

W trybie zerowania timera przy zgodności porównania (ang. Clear Timer on Compare Match Mode, CTC)  (WGM0[1:0] = 2), rejestr OCR0 jest używany do manipulowania rozdzielczością licznika. W trybie CTC licznik jest zerowany, gdy jego wartość (TCNT0) zrówna się  z OCR0. Rejestr OCR0 definiuje wartość szczytową dla licznika, a stąd również jego rozdzielczość. Ten tryb zapewnia większą kontrolę nad częstotliwością wyjścia zgodności porównania  zgodności porównania. Upraszcza również operację zliczania zdarzeń zewnętrznych.

Wykres czasowy dla trybu CTC jest pokazany na poniższym rysunku. Wartość licznika (TCNT0) zwiększa się aż do pojawienia się zgodności porównania z OCR0, a wtedy licznik (TCNT0) jest zerowany.

Przerwanie może zostać wygenerowane za każdym razem, gdy wartość licznika osiąga wartość TOP przy użyciu znacznika OCF0. Jeśli to przerwanie jest uaktywnione, to procedura jego obsługi może zostać użyta do uaktualniania wartości TOP. Jednakże zmiana TOP na wartość bliską BOTTOM przy uruchomionym liczniku bez preskalera lub z małą wartością podziału preskalera musi być dokonywana ostrożnie, ponieważ tryb CTC nie posiada opcji podwójnego buforowania. Jeśli nowa wartość wpisana do OCR0 jest niższa od bieżącej wartości TCNT0, licznik przegapi zgodność porównania. W takim przypadku będzie on musiał zliczać do swojej wartości maksymalnej (0xFF) i rozpocząć od nowa zliczanie od 0x00, zanim będzie mogła wystąpić następna zgodność porównania.

Przy generowaniu przebiegu wyjściowego w trybie CTC wyjście OC0 może zostać ustawione na zmianę swojego poziomu logicznego przy każdej zgodności porównania przez ustawienie bitów trybu Compare Output na tryb zmiany (COM0[1:0] = 1). Wartość OC0 nie będzie widoczna na końcówce portu aż do ustawienia kierunku danych na wyjście. Generowany przebieg będzie posiadał maksymalną częstotliwość F_OC0 = f_{clk_I/O}/2, gdy OCR0 jest ustawione na zero (0x00). Częstotliwość przebiegu jest zdefiniowana wzorem:

Zmienna N reprezentuje współczynnik preskalera (1, 8, 64, 256 lub 1024).

Tak samo jak w trybie normalnym znacznik TOV0 jest ustawiany w tym samym cyklu zegara timera, gdy licznik zmienia stan z MAX na 0x00.

---

Szybki tryb PWM

Szybki tryb PWM (ang. fast Pulse Width Modulation mode) (WGM0[1:0] = 3) udostępnia opcję generowania przebiegu PWM o wysokiej częstotliwości. Szybkie PWM różni się od innych opcji PWM zliczaniem tylko w jednym kierunku. Licznik zlicza od BOTTOM do MAX, po czym znów rozpoczyna od BOTTOM. W trybie nieodwróconym Compare Output (ang. non-inverting Compare Output mode) wyjście Output Compare (OC0) jest zerowane przy zgodności porównania pomiędzy TCNT0 a OCR0 i ustawiane przy BOTTOM. W trybie odwróconym Output Compare (ang. inverting Compare Output mode) wyjście jest ustawiane przy zgodności porównania i zerowane przy BOTTOM. Z powodu tego zliczania tylko w jednym kierunku, częstotliwość pracy szybkiego trybu PWM może być dwukrotnie wyższa niż w trybie PWM z poprawnością fazy, który wykorzystuje zliczanie dwukierunkowe. Ta wysoka częstotliwość sprawia, że szybki tryb PWM dobrze nadaje się do aplikacji sterujących zasilaniem, stabilizacją oraz przetwarzaniem cyfrowo/analogowym. Wysoka częstotliwość umożliwia stosowanie mniejszych wymiarowo elementów zewnętrznych (cewek, kondensatorów), a przez to zmniejsza całkowity koszt systemu.

W szybkim trybie PWM licznik jest zwiększany co 1, aż jego zawartość osiągnie MAX. Licznik zostaje wyzerowany przy następnym cyklu zegara timera. Na poniższym rysunku przedstawiono wykres czasowy dla szybkiego trybu PWM. Wartość TCNT0 jest na wykresie przedstawiona jako histogram dla zilustrowania jednokierunkowej operacji zliczania. Wykres zawiera wyjścia PWM nieodwrócone oraz odwrócone. Małe poziome odcinki na zboczach TCNT0 reprezentują zgodności porównań pomiędzy OCR0 a TCNT0.

Znacznik przepełnienia timera/licznika (ang. Timer/Counter Overflow Flag, TOV0) jest ustawiany zawsze, gdy licznik osiąga MAX. Jeśli przerwanie jest uaktywnione, to procedura jego obsługi może zostać użyta do uaktualniania wartości do porównań.

W szybkim trybie PWM układ porównawczy pozwala na generację przebiegów PWM na końcówkach OC0. Ustawienie bitów COM0[1:0] na 2 utworzy nieodwrócony przebieg PWM, a odwrócony przebieg PWM może zostać wygenerowany przez ustawienie bitów COM0[1:0] na 3. Faktyczna wartość OC0 pojawi się na końcówce portu tylko wtedy, gdy końcówka ta zostanie ustawiona jako wyjście. Przebieg PWM jest generowany przez ustawianie (lub zerowanie) rejestru OC0 przy zgodności porównania pomiędzy OCR0 i TCNT0, a zerowanie (lub ustawianie) rejestru OC0 w cyklu zegara timera, w którym licznik jest zerowany (zmienia wartość z MAX na BOTTOM).

Częstotliwość przebiegu PWM na wyjściu może być obliczona z poniższego wzoru:

Zmienna N reprezentuje dzielnik preskalera (1, 8, 64, 256 lub 1024).

Wartości ekstremalne rejestru OCR0 reprezentują specjalne przypadki przy generacji przebiegu wyjściowego w szybkim trybie PWM. Jeśli OCR0 jest ustawiony na wartość równą BOTTOM, to na wyjściu pojawią się wąskie szpilki przy każdym  MAX+1 cyklu zegara timera. Ustawienie OCR0 na wartość równą MAX spowoduje powstanie stałego przebiegu o wartości wysokiej lub niskiej (zależnie od polaryzacji wyjścia ustawianej bitami COM0[1:0]).

Przebieg wyjściowy z wypełnieniem 50% w szybkim trybie PWM można osiągnąć przez ustawienie wyjścia OC0 na zmianę poziomu logicznego przy każdej zgodności porównania (COM0[1:0] = 1). Generowany przebieg będzie posiadał maksymalną częstotliwość F_OC0 = f_{clk_I/O}/2, gdy rejestr OCR0 zostanie ustawiony na zero. Ta cecha jest podobna do ustawienia zmiany poziomu OC0 w trybie CTC, z wyjątkiem tego, iż opcja podwójnego buforowania w module Output Compare jest uaktywniona w szybkim trybie PWM.

---

Tryb PWM poprawny fazowo

Tryb PWM poprawny fazowo (ang. phase correct PWM mode, WGM0[1:0] = 1) udostępnia opcję generacji przebiegu PWM o wysokiej rozdzielczości i poprawnego fazowo. Oparty on jest na zliczaniu dwukierunkowym. Licznik w kółko zlicza od BOTTOM do MAX, a później od MAX do BOTTOM. W nieodwróconym trybie Compare Output końcówka Output Compare (OC0) jest ustawiana w stan niski przy zgodności porównania pomiędzy TCNT0 i OCR0 przy zliczaniu w górę, a ustawiana w stan wysoki przy tej zgodności porównania przy zliczaniu w dół. W odwróconym trybie Output Compare operacje są odwrócone. Zliczanie dwukierunkowe skutkuje mniejszą częstotliwością pracy niż przy zliczaniu jednokierunkowym. Jednakże z powodu symetrii trybów PWM z dwukierunkowym zliczaniem są one preferowane w aplikacjach sterujących silnikami.

Rozdzielczość PWM w trybie PWM poprawnym fazowo jest ustalona na osiem bitów. W trybie PWM poprawnym fazowo licznik jest zwiększany aż osiągnie wartość MAX. Gdy to się stanie, zmienia kierunek zliczania. Wartość TCNT0 będzie równa MAX przez jeden takt zegara timera. Wykres czasowy trybu PWM poprawnego fazowo przedstawia rysunek poniżej. Wartość TCNT0 jest na wykresie pokazana jako histogram, aby zilustrować zliczanie w obu kierunkach. Wykres zawiera wyjścia PWM nieodwrócone i odwrócone. Małe, poziome linie na zboczach TCNT0 reprezentują zgodności porównań pomiędzy OCR0 a TCNT0.

Znacznik przepełnienia timera/licznika (ang. Timer/Counter Overflow Flag, TOV0) jest ustawiany za każdym razem, gdy licznik osiąga BOTTOM i może on zostać użyty do generowania przerwania w tym właśnie momencie.

W trybie PWM poprawnym fazowo moduł porównawczy pozwala generować przebiegi PWM na końcówce OC0. Ustawienie bitów COM0[1:0] na 2 wytworzy nieodwrócony przebieg PWM, a przebieg odwrócony powstanie przy ustawieniu COM0[1:0] na 3. Faktyczna wartość OC0 pojawi się na końcówce portu tylko wtedy, gdy końcówka ta zostanie ustawiona jako wyjście. Przebieg PWM jest generowany przez zerowanie (lub ustawianie) rejestru OC0 przy zgodności porównania pomiędzy OCR0 i TCNT0, gdy licznik zlicza w górę, a ustawianie (lub zerowanie) rejestru OC0 przy zgodności porównania pomiędzy OCR0 a TCNT0, gdy licznik zlicza w dół. Wyjściową częstotliwość PWM w trybie PWM poprawnym fazowo obliczamy wg poniższego wzoru:

Zmienna N reprezentuje dzielnik preskalera (1, 8, 64, 256 lub 1024).

Wartości ekstremalne dla rejestru OCR0 reprezentują specjalne przypadki przy generacji przebiegu PWM w trybie poprawnym fazowo. Jeśli OCR0 zostanie ustawiony na BOTTOM, to wyjście będzie stale w stanie niskim, a jeśli ustawi się go na MAX, to na wyjściu ciągle będzie stan wysoki  w trybie nieodwróconym PWM. W trybie odwróconym PWM wyjście będzie w przeciwnych stanach logicznych.

Na samym początku okresu 2 na wykresie powyżej OCn przechodzi ze stanu wysokiego w niski, nawet jeśli nie występuje zgodność porównania. Miejsce tego przejścia ma zagwarantować symetryczność wokół BOTTOM. Istnieją dwa przypadki dające takie przejście bez zgodności porównania:

• OCR0 zmienia swoją wartość z MAX, jak na wykresie. Gdy wartością OCR0 jest MAX. to wartość końcówki OCn jest taka sama, jak wynik zgodności porównania przy zliczaniu w dół. Aby zapewnić symetrię wokół BOTTOM, wartość OCn przy MAX musi odpowiadać wynikowi zgodności porównania przy zliczaniu w górę.
• Timer rozpoczyna zliczanie od wartości wyższej od tej w OCR0 i z tego powodu przegapia zgodność porównania, a zatem również zmianę OCn, która zdarzyłaby się w trakcie zliczania w górę.

Poniższe rysunki pokazują timer/licznik w trybie synchronicznym, a zegar timera (clk_T2) jest z tego powodu pokazany jako sygnał zegarowy taktujący licznik. W trybie asynchronicznym clk_I/O powinien być zastąpiony przez zegar oscylatora timera/licznika. Rysunki zawierają informację o momencie ustawiania znaczników przerwania. Rysunek poniżej zawiera przebiegi czasowe dla podstawowej pracy timera/licznika. Ciąg zliczania jest bliski wartości MAX we wszystkich trybach z wyjątkiem trybu PWM poprawnego fazowo.

Wykres czasowy Timera/Licznika bez preskalera

Następny wykres pokazuje te same dane, lecz z uruchomionym preskalerem (f_{clk_I/O}:8):

Kolejny wykres pokazuje ustawianie znacznika OCF0 we wszystkich trybach  z wyjątkiem trybu CTC:

Kolejny wykres pokazuje ustawianie znacznika OCF0 i zerowanie licznika TCNT0 w trybie CTC.

Asynchroniczna praca timera/licznika 0

Gdy timer/licznik 2 pracuje asynchronicznie, należy rozważyć kilka rzeczy.

• Ostrzeżenie: Gdy przełącza się pomiędzy taktowaniem asynchronicznym a synchronicznym timera/licznika 2, zawartość rejestrów TCNT0, OCR0 i TCCR0 może stać się nieprawidłowa. Bezpieczna procedura przełączania źródła zegarowego jest następująca:

• Oscylator jest zoptymalizowany do użytku z kwarcem zegarkowym 32,768 kHz. Podłączenie zewnętrznego zegara do końcówki TOSC1 może spowodować nieprawidłowe działanie timera/licznika 2. Częstotliwość głównego zegara mikroprocesora musi być większa co najmniej cztery razy od częstotliwości oscylatora.
• Przy zapisie do jednego z rejestrów TCNT0, OCR0 i TCCR0 wartość jest umieszczana w rejestrze tymczasowym i zatrzaskiwana po dwóch dodatnich zboczach sygnału na końcówce TOSC1. Użytkownik nie powinien wpisywać nowej wartości, zanim zawartość rejestru tymczasowego nie zostanie przeniesiona w swoje miejsce przeznaczenia. Każdy ze wspomnianych rejestrów ma swój indywidualny rejestr tymczasowy, co oznacza, że przykładowo zapis do TCNT0 nie zaburza wcześniejszego zapisu do OCR0. Aby wykrywać, iż ma miejsce przenoszenie zawartości rejestru tymczasowego do rejestru przeznaczenia, zaimplementowano rejestr stanu asynchronicznego (ang. Asynchronous Status Register – ASSR).
• Przy wchodzeniu w tryb oszczędzania energii po zapisie do TCNT0, OCR0 i TCCR0, użytkownik musi zaczekać na uaktualnienie zapisanego rejestru, jeśli timer/licznik 2 będzie używany do wybudzania mikrokontrolera, ponieważ funkcja Output Compare jest zablokowana w czasie zapisu do OCR0 lub TCNT0. Jeśli cykl zapisu nie zakończył się, a mikrokontroler wszedł w tryb uśpienia przed powrotem bitu OCR0UB na zero, to mikrokontroler nigdy nie otrzyma przerwania przy zgodności porównania i nie wybudzi się.
• Jeśli timer/licznik 2 jest używany do wybudzania mikrokontrolera z trybów oszczędzania energii, należy podjąć środki ostrożności, jeśli użytkownik zechce ponownie wejść w jeden z tych trybów: logika przerwań wymaga jeden takt TOSC1, aby się zresetować. Jeśli czas pomiędzy wybudzeniem a ponownym wejściem w tryb uśpienia jest krótszy od taktu TOSC1, to przerwanie się nie pojawi i mikrokontroler nie wybudzi się ponownie. Jeśli użytkownik ma wątpliwości, czy czas przed ponownym wejściem w tryb oszczędzania energii lub w tryb rozszerzonej gotowości jest wystarczający, to postępowanie zgodnie z poniższym algorytmem da pewność, iż jeden takt TOSC1 upłynął:

• Gdy zostanie wybrana praca asynchroniczna, oscylator 32,768 kHz zawsze pracuje z wyjątkiem trybów wyłączenia i gotowości (ang. Power-down/Standby). Po resecie przy włączeniu (ang. Power-up Reset) lub po wybudzeniu z trybu wyłączenia/gotowości, użytkownik powinien mieć świadomość, iż oscylator ten może wymagać do jednej sekundy na ustabilizowanie się. Zaleca się zatem odczekać co najmniej jedną sekundę przed korzystaniem z timera/licznika 2 po włączeniu lub wybudzeniu z trybu wyłączenia/gotowości. Zawartość rejestrów timera/licznika 2 należy potraktować jako utraconą po wybudzeniu z tych trybów z powodu niestabilnego sygnału zegarowego przy starcie, bez względu na to czy używany jest oscylator, czy stosowany jest sygnał zegarowy z końcówki TOSC1.
• Opis wybudzania z trybu oszczędzania energii lub z trybu rozszerzonej gotowości, gdy timer jest taktowany asynchronicznie: Gdy spełniony jest warunek przerwania, proces wybudzania rozpoczyna się od następnego taktu zegara timera, tj. timer zawsze ma zawartość zwiększoną co najmniej o jeden, zanim procesor będzie w stanie odczytać wartość licznika. Po wybudzeniu mikrokontroler jest wstrzymywany na cztery takty, po czym wykonuje procedurę obsługi przerwania i wznawia wykonywanie programu od instrukcji umieszczonej za instrukcją SLEEP.
• Odczyt rejestru TCNT0 na krótko po wybudzeniu z oszczędzania energii może dać nieprawidłowy wynik. Ponieważ TCNT0 jest taktowany z zegara asynchronicznego TOSC, to odczyt rejestru TCNT0 musi zostać wykonany poprzez rejestr zsynchronizowany z wewnętrznym zegarem we/wy. Synchronizacja ma miejsce dla każdego narastającego zbocza sygnału TOSC1. Przy wybudzaniu z trybu oszczędzania energii i ponownym uaktywnieniu zegara w/wy (clk_I/O), rejestr TCNT0 da odczyt wartości, którą posiadał przed wejściem w stan uśpienia aż do następnego zbocza narastającego TOSC1. Faza zegara TOSC po wybudzeniu z trybu oszczędzania energii jest nieprzewidywalna, ponieważ zależy od czasu wybudzania. Dlatego zaleca się wykonanie następującej procedury dla odczytu rejestru TCNT0:

• Podczas pracy asynchronicznej synchronizacja znaczników przerwań dla asynchronicznego timera zajmuje trzy takty procesora plus jeden takt timera. Dlatego timer jest posuwany do przodu przynajmniej o jeden, zanim procesor będzie mógł odczytać wartość timera, która spowodowała ustawienie znacznika przerwania. Końcówka Output Compare jest zmieniana wg zegara timera i nie jest synchronizowana z zegarem procesora.

Preskaler dla timera/licznika 0

Źródło zegarowe dla timera/licznika 0 nosi nazwę clk_T0S i jest standardowo połączone z głównym zegarem we/wy systemu, clk_I/O. Przez ustawienie bitu AS0 w rejestrze ASSR timer/licznik 0 jest taktowany asynchronicznie z końcówki TOSC1. To umożliwia użycie timera/licznika 0 jako licznika zegarowego rzeczywistego (ang. Real Time Counter, RTC). Gdy bit AS0 jest ustawiony, końcówki TOSC1 i TOSC2 zostają odłączone od portu G. Wtedy można pomiędzy nie podłączyć kryształ kwarcu, który będzie służył jako niezależne źródło zegarowe dla timera/licznika 0. Oscylator został zoptymalizowany do użytku z kwarcem 32,768 kHz. Podłączanie zewnętrznego źródła zegarowego do końcówki TOSC1 nie jest zalecane. Możliwe ustawienia preskalera dla timera/licznika 0 są następujące: clk_T0S/8, clk_T0S/32, clk_T0S/64, clk_T0S/128, clk_T0S/256 i clk_T0S/1024. Dodatkowo można wybrać clk_T0S jak również 0 (stop).

Ustawienie bitu PSR0 w rejestrze SFIOR resetuje preskaler. Pozwala to użytkownikowi pracować z przewidywalnym preskalerem.

TCCR0 – Timer/Counter Control Register – Rejestr A sterowania timerem/licznikiem 2

Bit 7 – FOC0: Force Output Compare – Wymuszone Output Compare

Bit FOC0 jest czynny tylko wtedy, gdy bity WGM określają tryb nie-PWM. Jednakże w celu zapewnienia kompatybilności z przyszłymi układami bit ten musi być ustawiany na zero przy zapisie do TCCR0 w czasie pracy w trybie PWM. Gdy do bitu FOC0 zostanie zapisana logiczna jedynka, wymuszana jest natychmiastowa zgodność porównania na module generacji przebiegu. Wyjście OC0 jest zmieniane zgodnie z ustawieniami bitów COM0[1:0].

Zauważ, iż bit FOC0 jest zaimplementowany jako strob. Z tego powodu to wartość obecna w bitach COM0[1:0] określa efekt tego wymuszonego porównania. Strob FOC0 nie wygeneruje żadnego przerwania, ani nie wyzeruje timera w trybie CTC używającego OCR0 jako TOP.

Przy odczycie bit FOC0 zwraca zawsze zero.

Bity 6,3 – WGM0[1:0]: Waveform Generation Mode – Tryb generacji przebiegu

Te bity sterują sekwencją zliczania w liczniku, źródłem wartości maksymalnej (TOP) licznika i rodzajem używanej generacji przebiegu. Obsługiwane w module timera/licznika tryby pracy są następujące: normalny, zerowanie timera przy zgodności porównania (CTC) i dwa typy modulacji szerokości impulsu (PWM).

Poniższa tabelka przedstawia dostępne tryby pracy:

Bity 5:4 – COM0[1:0]: Compare Match Output Mode – Tryb Output Compare przy zgodności porównania

Te bity kontrolują zachowanie się końcówki Output Compare (OC0). Jeśli zostanie ustawiony jeden lub oba bity COM0[1:0], to wyjście OC0 przechwytuje normalne działanie portu tej końcówki we/wy, do której jest podłączone. Jednakże zwróć uwagę, iż bit Rejestru kierunku danych DDR odpowiadający końcówce OC0 musi zostać ustawiony, aby uaktywnić to wyjście.

Gdy OC0 jest podłączone do końcówki, funkcja bitów COM0[1:0] zależy od ustawienia bitów WGM0[1:0].

Poniższa tabelka pokazuje działanie bitów COM0[1:0], gdy bity WGM0[1:0] ustawiają tryb normalny lub CTC (nie-PWM).

Następna tabelka pokazuje działanie bitów COM0[1:0], gdy bity WGM0[1:0] ustawiają szybki tryb PWM.

Tabelka poniżej pokazuje działanie bitów COM0[1:0], gdy bity WGM0[1:0] ustawiają tryb PWM poprawny fazowo.

Bity 2:0 – CS0[2:0]: Clock Select – Wybór zegara

Trzy bity wyboru zegara określają źródło zegarowe, które jest używane przez timer/licznik, zobacz na poniższą tabelkę.

---

TCNT0 – Timer/Counter Register – Rejestr timera/licznika

Rejestr timera/licznika daje bezpośredni dostęp zarówno przy odczycie jak i przy zapisie do zawartości 8-bitowego licznika w module timera/licznika. Zapis do rejestru TCNT0 blokuje (usuwa) zgodność porównania przy następnym cyklu zegara timera. Modyfikowanie licznika (TCNT0) podczas jego pracy wprowadza ryzyko pominięcia zgodności porównania pomiędzy TCNT0 a rejestrem OCR0.

---

OCR0 – Output Compare Register 2 –  Rejestr 2 dla Output Compare

Rejestr 0 dla Output Compare zawiera 8-bitową wartość, która jest ciągle porównywana z zawartością licznika (TCNT0). Zgodność może zostać wykorzystana do generacji przerwania Output Compare lub do generacji przebiegu wyjściowego na końcówce OC0.

---

ASSR – Asynchronous Status Register – Rejestr stanu asynchronicznego

Bit 3 – AS0: Asynchronous Timer/Counter0 – Tryb pracy asynchronicznej

Gdy bit AS0 zostanie zapisany stanem zero, timer/licznik 0 jest taktowany z zegara we/wy clk_I/O. Gdy do bitu AS0 zostanie wpisana jedynka, timer/licznik 0 jest taktowany z oscylatora kwarcowego podłączonego do końcówki 1 oscylatora timera (ang. Timer Oscillator 1 pin, TOSC1). Gdy zmienia się wartość bitu AS0, zawartości rejestrów TCNT0, OCR0 i TCCR0 mogą być nieprawidłowe.

Bit 2 – TCN0UB: Timer/Counter2 Update Busy – Uaktualnienie rejestru TCNT0 w toku

Gdy timer/licznik 0 pracuje asynchronicznie i rejestr TCNT0 zostanie zapisany, bit ten przechodzi w stan jeden. Gdy rejestr TCNT0 został uaktualniony z rejestru tymczasowego, bit jest zerowany sprzętowo. Logiczne zero w tym bicie oznacza, iż rejestr TCNT0 można zapisać nową wartością.

Bit 1 – OCR0UB: Output Compare Register0 Update Busy – Uaktualnienie rejestru OCR0 w toku

Gdy timer/licznik 0 pracuje asynchronicznie i rejestr OCR0 zostanie zapisany, bit ten przechodzi w stan jeden. Gdy rejestr OCR0 został uaktualniony z rejestru tymczasowego, bit jest zerowany sprzętowo. Logiczne zero w tym bicie oznacza, iż rejestr OCR0 można zapisać nową wartością.

Bit 0 – TCR0UB: Timer/Counter Control Register0 Update Busy – Uaktualnienie rejestru TCCR0 w toku

Gdy timer/licznik 0 pracuje asynchronicznie i rejestr TCCR0 zostanie zapisany, bit ten przechodzi w stan jeden. Gdy rejestr TCCR0 został uaktualniony z rejestru tymczasowego, bit jest zerowany sprzętowo. Logiczne zero w tym bicie oznacza, iż rejestr TCCR0 można zapisać nową wartością.

Jeśli zostanie wykonany zapis do dowolnego z tych trzech rejestrów timera/licznika 0, gdy jego bit zajętości jest ustawiony, to zapisana wartość może ulec uszkodzeniu i spowodować niezamierzone przerwanie.

Mechanizm odczytu TCNT0, OCR0 i TCCR0 jest inny. Gdy odczytywany jest rejestr TCNT0, odczytana będzie aktualna wartość timera. Gdy odczytywany jest rejestr OCR0 lub TCCR0, odczytana będzie wartość z rejestru tymczasowego.

---

TIMSK – Timer/Counter Interrupt Mask Register – Rejestr masek przerwań timerów/liczników

Bit 1 – OCIE0: Timer/Counter0 Output Compare Match Interrupt Enable – Włączenie przerwań przy zgodności porównania w timerze/liczniku 0

Gdy bit OCIE0 jest zapisany logiczną jedynką oraz bit I w rejestrze stanu SREG jest ustawiony na 1, to zostaje włączona obsługa przerwań od zgodności porównania w timerze/liczniku 0. Odpowiednie przerwanie jest wykonywane, jeśli wystąpi zgodność porównania w timerze/liczniku 0 (tj. gdy zostanie ustawiony bit OCF0 w rejestrze znaczników przerwań timerów/liczników – TIFR).

Bit 0 – TOIE0: Timer/Counter0 Overflow Interrupt Enable – Włączenie przerwań przy przepełnieniu timera/licznika 0

Gdy bit TOIE0 jest zapisany logiczną jedynką oraz bit I w rejestrze stanu SREG jest ustawiony na 1, to zostaje włączona obsługa przerwań od przepełnienia timera/licznika 0. Odpowiednie przerwanie jest wykonywane, jeśli wystąpi przepełnienie w timerze/liczniku 0 (tj. gdy zostanie ustawiony bit TOV0 w rejestrze znaczników przerwań timerów/liczników – TIFR).

---

TIFR – Timer/Counter Interrupt Flag Register – Rejestr znaczników przerwań timerów/liczników

Bit 1 – OCF0: Output Compare Flag 0 – Znacznik 0 Output Compare

Bit OCF0 jest ustawiany, gdy wystąpi zgodność porównania pomiędzy timerem/licznikiem 0 a danymi w rejestrze OCR0. Znacznik OCF0 jest zerowany sprzętowo przy wykonaniu odpowiedniego wektora przerwań. Alternatywnie znacznik OCF0 jest zerowany przez wpisanie do niego logicznej jedynki. Gdy są ustawione na 1 bit I w rejestrze SREG, bit OCIE0 (ang. Timer/Counter0 Compare Match Interrupt Enable – włączenie przerwań przy zgodności porównania w timerze/liczniku 0) i znacznik OCF0, zostaje wykonane przerwanie przy zgodności porównania w timerze/liczniku 0.

Bit 6 – TOV0: Timer/Counter0 Overflow Flag – Znacznik przepełnienia w timerze/liczniku 0

Bit TOV0 jest ustawiany, gdy wystąpi przepełnienie w timerze/liczniku 0. Znacznik TOV0 jest zerowany sprzętowo przy wykonaniu odpowiedniego wektora przerwań. Alternatywnie znacznik TOV0 jest zerowany przez wpisanie do niego logicznej jedynki. Gdy są ustawione na 1 bit I w rejestrze SREG, bit TOIE0 (ang. Timer/Counter0 Overflow Interrupt Enable – włączenie przerwań przy przepełnieniu w timerze/liczniku 0) i znacznik TOV0, zostaje wykonane przerwanie przy przepełnieniu w timerze/liczniku 0. W trybie PWM bit ten jest ustawiany, gdy timer/licznik 0 zmienia kierunek zliczania przy wartości 0x00.

---

SFIOR – Special Function IO Register – Rejestr funkcji specjalnych

Bit 7 – TSM: Timer/Counter Synchronization Mode – Tryb synchronizacji timerów/liczników

Zapis logicznej jedynki do bitu TSM aktywuje tryb synchronizacji timera/licznika. W tym trybie wartość wpisana do bitów PSR0 i PSR321 jest zachowana, stąd odpowiednie sygnały resetu preskalerów są utrzymywane. Zapewnia to, iż odpowiednie timery/liczniki są zatrzymane i można je skonfigurować na tę samą wartość bez ryzyka, iż jeden z nich pójdzie do przodu podczas konfiguracji. Gdy do bitu TSM zostanie wpisane zero, bity PSR0 i PSR321 będą wyzerowane sprzętowo, a timery/liczniki równocześnie rozpoczynają zliczanie.

Bit 1 – PSR0: Prescaler Reset Timer/Counter0 – Reset preskalera dla timera/licznika 0

Gdy ten bit zostanie ustawiony na 1, zresetuje się preskaler timera/licznika 0. Bit jest zerowany sprzętowo po wykonaniu tej operacji. Zapis zera do tego bitu nie przynosi żadnego efektu. Przy odczycie bit ten zwraca zawsze wartość zero, jeśli timer/licznik 0 jest taktowany przez wewnętrzny zegar mikroprocesora. Jeśli bit PSR0 zostanie ustawiony na jeden podczas pracy asynchronicznej timera/licznika 0, to pozostanie w tym stanie aż do momentu zresetowania się preskalera.