Mikrokontrolery

Przerwania zewnętrzne są wyzwalane przez końcówki INT7:0. Zauważ, iż po uaktywnieniu, przerwania te będą wyzwalane nawet, jeśli końcówki INT7:0 zostały skonfigurowane jako wyjścia. Własność ta dostarcza sposobu generowania przerwań programowych. Przerwania zewnętrzne mogą być wyzwalane zboczem opadającym lub narastającym albo niskim poziomem. Określane jest to zgodnie ze specyfikacjami rejestrów sterujących przerwaniami zewnętrznymi – EICRA (INT3:0) i EICRB (INT7:4). Gdy przerwanie zewnętrzne zostanie uaktywnione i skonfigurowane jako wyzwalane poziomem, to przerwanie będzie generowane tak długo, jak jego końcówka utrzymywana jest w stanie niskim. Zwróć uwagę, iż rozpoznanie przerwań od zboczy opadających lub narastających na końcówkach INT7:4 wymaga obecności zegara we/wy, opisanego w podrozdziale "Systemy zegarowe i ich przydział". Przerwania od niskiego poziomu oraz przerwania od zboczy na końcówkach INT3:0 są wykrywane asynchronicznie. Oznacza to, iż można je wykorzystywać do wybudzania mikrokontrolera również z trybów uśpienia innych niż tryb bezczynny (ang. Idle mode). Zegar we/wy jest zatrzymywany we wszystkich trybach uśpienia poza trybem bezczynnym.

Zauważ, iż w przypadku przerwania wyzwalanego poziomem i wykorzystywanego do wybudzania z trybu wyłączenia zasilania (ang. Power-down mode), zmieniony poziom musi być utrzymywany przez pewien czas, aby wybudzić mikrokontroler. Czyni to mikrokontroler mniej czułym na zakłócenia. Zmieniony poziom jest próbkowany dwukrotnie przez zegar oscylatora licznika zegarowego. Okres tego oscylatora wynosi 1 μs (znamionowo) przy 5,0V i 25°C. Częstotliwość oscylatora licznika zegarowego zależy od napięcia, jak pokazano w rozdziale "Typowe Parametry  – T_A = -40°C do 85°C". Mikrokontroler wybudzi się z uśpienia, jeśli wejście będzie posiadało wymagany poziom podczas tego próbkowania lub jeśli jest on utrzymany do końca czasu włączania. Czas włączania jest definiowany przez bity bezpiecznikowe SUT, co opisuje podrozdział "Systemy zegarowe i ich przydział". Jeśli poziom zostanie spróbkowany dwukrotnie przez zegar oscylatora licznika zegarowego, lecz zniknie przed zakończeniem czasu uruchamiania, to mikrokontroler wciąż się wybudzi, lecz nie zostanie wygenerowane żadne przerwanie. Pożądany poziom musi być utrzymywany wystarczająco długo, aby mikrokontroler zakończył wybudzanie się i wyzwolił przerwanie od poziomu.

EICRA – External Interrupt Control Register A – rejestr A sterowania przerwaniami zewnętrznymi

Rejestr ten nie jest dostępny w trybie kompatybilności z ATmega103, lecz jego wartości początkowe definiują INT3:0 jako przerwania od niskiego poziomu, tak samo jak w ATmega103.

Bity 7:0 – ISC31, ISC30...ISC00, ISC00: External Interrupt 3 - 0 Sense Control Bits – Bity sterowania wykrywaniem przerwań zewnętrznych 3 - 0

Przerwania zewnętrzne 3 - 0 są aktywowane przez zewnętrzne końcówki INT3:0, jeśli bit I rejestru stanu SREG oraz odpowiedni bit maski przerwań w rejestrze EIMSK są ustawione. Poziom i zbocza na końcówkach zewnętrznych wyzwalające przerwania są zdefiniowane w poniższej tabelce:

Zbocza sygnałów na końcówkach INT3:0 są rejestrowane asynchronicznie. Impulsy na końcówkach INT3:0 szersze od minimalnej szerokości impulsu podanej w poniższej tabelce wygenerują przerwanie. Impulsy krótsze nie dają takiej gwarancji.

Jeśli zostanie wybrane przerwanie od poziomu niskiego, to poziom niski musi być utrzymywany do zakończenia bieżąco wykonywanej instrukcji, aby wygenerować przerwanie. Po uaktywnieniu przerwanie wyzwalane poziomem będzie generować żądanie przerwania tak długo, jak długo jego końcówka utrzymywana jest w stanie niskim. Przy zmianie bitu ISCn może wystąpić przerwanie. Dlatego zaleca się najpierw wyłączyć przerwanie INTn przez wyzerowanie jego bitu włączającego w rejestrze EIMSK. Następnie można zmienić bit ISCn. Na koniec należy wyzerować znacznik przerwania INTn przez zapis logicznej jedynki do jego bitu znacznika przerwania (INTFn) w rejestrze EIFR przed ponownym uaktywnieniem tego przerwania.

EICRB – External Interrupt Control Register B – rejestr B sterowania przerwaniami zewnętrznymi

Bity 7:0 – ISC71, ISC70...ISC41, ISC40: External Interrupt 7 - 4 Sense Control Bits – Bity sterowania wykrywaniem przerwań zewnętrznych 7 - 4

Przerwania zewnętrzne 7 - 4 są aktywowane przez końcówki zewnętrzne INT7:4, jeśli bit I rejestru stanu SREG oraz odpowiedni bit maski przerwań w rejestrze EIMSK są ustawione. Poziom i zbocza na końcówkach zewnętrznych wyzwalające przerwania są zdefiniowane w poniższej tabelce:

Wartość na końcówkach INT7:4 jest próbkowana przed wykrywaniem zboczy. Jeśli wybrano przerwanie od zbocza lub od zmiany poziomu logicznego na przeciwny, to impulsy trwające dłużej od jednego okresu zegara wygenerują przerwanie. Krótsze impulsy nie gwarantują wygenerowania przerwania. Zauważ, iż częstotliwość zegarowa mikroprocesora może być niższa od częstotliwości XTAL, jeśli jest aktywny dzielnik XTAL. Jeśli wybrano przerwanie od niskiego poziomu, to niski poziom na końcówce musi być utrzymywany do zakończenia bieżąco wykonywanej instrukcji, aby wygenerować przerwanie. Jeśli przerwanie od poziomu zostanie uaktywnione, to będzie ono generować żądanie przerwania tak długo, jak jego końcówka jest utrzymywana w stanie niskim.

EIMSK – External Interrupt Mask Register – rejestr masek przerwań zewnętrznych

Bity 7:0 – INT7:0: External Interrupt Request 7 - 0 Enable – Bity włączania przerwań zewnętrznych 7 - 0

Gdy bit INT7:0 zostanie zapisany logiczną jedynką i bit I w rejestrze stanu SREG jest ustawiony na 1, to odpowiednie przerwanie z końcówki zewnętrznej jest uaktywniane. Bity wykrywania przerwań zewnętrznych w rejestrach sterujących EICRA i EICRB definiują, czy przerwanie zewnętrzne jest wyzwalane zboczem narastającym/opadającym lub poziomem (przerwania 7 - 4 mogą dodatkowo być wyzwalane zmianą poziomu logicznego na końcówce przerwania). Działania na dowolnej z tych końcówek spowodują wyzwolenie przerwania nawet wtedy, gdy końcówka pracuje jako wyjście. Udostępnia to sposób programowej generacji przerwania.

EIFR – External Interrupt Flag Register – rejestr znaczników przerwań zewnętrznych

Bity 7:0 – INTF7 - INTF0: External Interrupt Flags 7 - 0 – Znaczniki przerwań zewnętrznych 7 - 0

Gdy zbocze lub zmiana poziomu logicznego na końcówce INT7:0 wyzwala żądanie przerwania, odpowiedni znacznik INTF7:0 zostaje ustawiony w stan jeden. Jeśli bit I w rejestrze SREG oraz odpowiedni bit uaktywniania przerwań INT7:0 w EIMSK są ustawione na 1, to mikrokontroler wykona skok do wektora przerwania. Znacznik jest zerowany, gdy jest wykonywana procedura przerwania. Alternatywnie można go wyzerować zapisując do niego logiczną jedynkę. Znaczniki te są zawsze zerowane po skonfigurowaniu INT7:0 na przerwania od poziomu. Zapamiętaj, iż wejście w tryb uśpienia z wyłączonymi przerwaniami INT3:0, powoduje wyłączenie buforów wejściowych na tych końcówkach. Może to spowodować zmianę logiczną w wewnętrznych sygnałach, która ustawi znaczniki INTF3:0. Więcej informacji znajdziesz w podrozdziale “Uaktywnienienie wejścia cyfrowego a tryby uśpienia".