Mikrokontrolery

JTAG (ang. Joint Test Action Group) to nazwa standardu IEEE 1149.1 definiującego protokół używany do testowania połączeń na płytkach drukowanych, stosowany także do uruchamiania i programowania układów programowalnych i systemów mikroprocesorowych. Aby można było wykorzystywać JTAG do wymienionych celów, układy scalone umieszczone w testowanym systemie muszą posiadać wewnątrz odpowiednią warstwę sprzętową tego interfejsu. Jednym z najważniejszych założeń standardu JTAG jest możliwość programowania układu w gotowym urządzeniu, bez konieczności odłączania (ang. In-System Programming, w skrócie ISP).

Zaimplementowany w ATmega640/1280/1281/2560/2561 standard JTAG posiada następujące cechy:

• Interfejs JTAG zgodny ze standardem IEEE 1149.1
• Możliwości skanowania ścieżki krawędziowej zgodnie ze Standardem IEEE 1149.1 (JTAG)
• Dostęp debugera do:
  • Wszystkich wewnętrznych modułów peryferyjnych
  • Wewnętrznej i zewnętrznej pamięci RAM
  • Wewnętrznego zestawu rejestrów
  • Licznika programu
  • Pamięci EEPROM i FLASH
• Intensywne wsparcie wewnętrzne debugera dla zatrzymań (ang. Breaks), łącznie z:
  • Instrukcją AVR Break
  • Zatrzymaniem przy zmianie przepływu pamięci programu
  • Pojedynczym zatrzymaniem krokowym
  • Punkty wstrzymania (ang. Breakpoints) w pamięci programu na pojedynczym adresie lub na zakresie adresów
  • Punkty wstrzymania w pamięci danych na pojedynczym adresie lub na zakresie adresów
• Programowanie pamięci FLASH, EEPROM, bitów bezpiecznikowych i blokujących poprzez interfejs JTAG
• Wewnętrzne debugowanie wspierane przez AVR Studio^®

• Testowania płytek drukowanych przez wykorzystanie możliwości skanowania ścieżki krawędziowej oferowanego przez JTAG
• Programowania pamięci nieulotnych, bitów bezpiecznikowych i blokujących
• Debugowania wewnętrznego

W kolejnych podrozdziałach podano krótki opis. Szczegółowy opis programowania za pomocą JTAG i używania łańcucha skanowania ścieżki krawędziowej znajduje się w rozdziałach "Programowanie poprzez interfejs JTAG" i  "Skanowanie ścieżki krawędziowej IEEE 1149.1 (JTAG)".

Poniższy rysunek pokazuje schemat blokowy interfejsu JTAG oraz wbudowanego systemu debugowania.

Kontroler TAP jest pewną maszyną stanów sterowaną sygnałami TCK i TMS. Kontroler TAP wybiera albo rejestr instrukcji JTAG, albo jeden z kilku rejestrów danych jako łańcuch skanowania (rejestr przesuwający) pomiędzy wejściem TDI a wyjściem TDO. Rejestr instrukcji przechowuje instrukcje JTAG kontrolujące zachowanie się rejestru danych.

Rejestr ID, rejestr Bypass i Łańcuch Skanowania Ścieżki Krawędziowej (ang. Boundary-scan Chain) są rejestrami danych używanymi do testowania na poziomie płytki z mikrokontrolerem. Interfejs programowania JTAG (faktycznie składający się z kilku fizycznych i wirtualnych rejestrów danych) używany jest do szeregowego programowania JTAG poprzez interfejs JTAG. Wewnętrzny łańcuch skanowania i łańcuch skanowania punktów wstrzymania używane są jedynie do wewnątrzukładowego debugowania.

W terminologii JTAG końcówki te tworzą port dostępu dla testu (ang. Test Access Port, TAP). Są to:

• TMS: ang. Test Mode Select – Wybór trybu testu. Ta końcówka jest używana do nawigowania poprzez maszynę stanów kontrolera TAP.
• TCK: ang. Test Clock – Zegar testu. Operacja JTAG jest synchroniczna z TCK.
• TDI: Test Data In – Wejście danych testu. Wejściowe dane szeregowe, które mają zostać wsunięte do rejestru instrukcji lub do rejestru danych (Łańcuchy skanowania).
• TDO: Test Data Out – Wyjście danych testu. Wyjściowe dane szeregowe z rejestru instrukcji lub z rejestru danych.

Standard IEEE 1149.1 określa również opcjonalny sygnał TAP: TRST – Test ReSeT – Reset testu  – który nie jest tu dostępny.

Gdy bit bezpiecznikowy JTAGEN nie jest zaprogramowany, to te cztery końcówki TAP są normalnymi końcówkami portu, a kontroler TAP znajduje się w stanie resetu. Gdy bit ten zostanie zaprogramowany i bit JTD w rejestrze MCUCSR jest wyzerowany, to linie sygnałowe TAP zostają podciągnięte wewnętrznie do stanu wysokiego, a JTAG włącza się do skanowania ścieżki krawędziowej i programowania. W tym przypadku końcówka wyjściowa TAP (TDO) staje się wiszącą bez podłączenia w stanach, w których kontroler TAP nie przesuwa danych i z tego powodu musi być podłączona do opornika podciągającego lub innego urządzenia wyposażonego w oporniki podciągające (na przykład wejścia TDI następnego mikrokontrolera w łańcuchu skanowania). Mikrokontroler sprzedawany jest z zaprogramowanym bitem bezpiecznikowym JTAGEN.

Dla wbudowanego systemu debugowania, dodatkowo do końcówek interfejsu JTAG, końcówka RESET jest monitorowana przez debuger w celu możliwości wykrywania zewnętrznych źródeł resetu. Debuger może również wymusić stan niski na końcówce RESET, aby zresetować cały system, zakładając użycie w aplikacji tylko otwartych kolektorów na linii resetowania.

Diagram stanów kontrolera TAP

Kontroler TAP jest 16-stanowym automatem skończonym, który steruje działaniem obwodu skanowania ścieżki krawędziowej, obwodu programowania JTAG lub wbudowanym systemem debugowania. Przejścia stanów zilustrowane na powyższym rysunku zależą od sygnału obecnego na końcówce TMS (pokazanego obok każdego przejścia stanu) w czasie narastającego zbocza na końcówce TCK. Stanem początkowym po resecie przy włączeniu zasilania (ang. Power-On Reset) jest stan Test-Logic-Reset.

Z definicji w tym dokumencie bit najmniej znaczący LSB jest wsuwany i wysuwany jako pierwszy bit dla wszystkich rejestrów przesuwających. Zakładając, iż bieżącym stanem jest Run-Test/Idle, typowy scenariusz wykorzystania interfejsu JTAG jest następujący:

• Na wejście TMS prześlij ciąg 1, 1, 0, 0 przy narastających zboczach TCK, aby wejść do rejestru przesuwającego instrukcji (ang. Shift Instruction Register) – stan Shift-IR. Będąc w tym stanie wsuń cztery bity instrukcji JTAG do rejestru instrukcji JTAG (ang. JTAG Instruction Register) z wejścia TDI przy narastającym zboczu TCK. Wejście TMS musi być utrzymywane w stanie niskim podczas wprowadzania trzech bitów LSB, aby pozostać w stanie Shift-IR. Bit MSB instrukcji jest wsuwany , gdy następuje opuszczenie tego stanu przez ustawienie TMS w stan wysoki. Podczas wsuwania instrukcji z końcówki TDI, przechwycony stan IR-state 0x01 jest wysuwany na końcówce TDO. Instrukcja JTAG wybiera określony rejestr danych jako ścieżkę pomiędzy TDI a TDO i kontroluje obwód otaczający wybrany rejestr danych.
• Zastosuj ciąg TMS 1, 1, 0, aby wejść ponownie w stan Run-Test/Idle. Instrukcja zostaje zatrzaśnięta na wyjściu równoległym ze ścieżki rejestru przesuwającego w stanie Update-IR. Stany Exit-IR, Pause-IR i Exit2-IR są używane tylko do nawigowania maszyny stanu.
• Na wejście TMS prześlij ciąg 1, 0, 0 przy narastających zboczach TCK, aby wejść do rejestru przesuwającego danych (ang. Shift Data Register) – stan Shift-DR. Będąc w tym stanie, załaduj wybrany rejestr danych (wybrany przez obecną instrukcję JTAG w rejestrze instrukcji JTAG) z wejścia TDI przy narastającym zboczu TCK. Aby pozostawać w stanie Shift-DR, wejście TMS musi być utrzymywane w stanie niskim podczas wprowadzania wszystkich bitów za wyjątkiem MSB. Najstarszy bit danych MSB jest wsuwany przy wyjściu z tego stanu przez ustawienie TMS w stan wysoki. Podczas wsuwania danych do rejestru danych z końcówki  TDI, wejścia równoległe rejestru danych przechwycone w stanie Capture-DR są wysuwane na końcówkę TDO.
• Zastosuj ciąg TMS sequence 1, 1, 0, aby ponownie wejść w stan Run-Test/Idle. Jeśli wybrany rejestr danych posiada zatrzaskiwane wyjście równoległe, to zatrzaskiwanie ma miejsce w stanie Update-DR. Stany Exit-DR, Pause-DR i  Exit2-DR służą jedynie do nawigowania maszyną stanów.

Jak pokazano na diagramie stanów nie musi występować wejście w stan Run-Test/Idle pomiędzy wybieraniem rejestrów instrukcji JTAG i danych, a niektóre instrukcje JTAG mogą wybierać pewne funkcje do wykonania w stanie Run-Test/Idle, co czyni go nieodpowiednim dla stanu bezczynności (ang. Idle state).

Uwaga: Niezależnie od początkowego stanu kontrolera TAP, zawsze można wejść w stan Test-Logic-Reset przez utrzymanie TMS w stanie wysokim przez pięć taktów zegara TCK.

Szczegółową informację na temat specyfikacji JTAG znajdziesz w literaturze wymienionej w podrozdziale "Biografia".

Jak pokazano na powyższym rysunku wsparcie sprzętowe dla wewnątrzukładowego debugowania składa się głównie z:

• Łańcucha skanowania na interfejsie pomiędzy wewnętrznym mikroprocesorem AVR a wewnętrznymi modułami peryferyjnymi
• Modułu punktów wstrzymania (ang. Break Point unit)
• Interfejsu komunikacyjnego pomiędzy mikroprocesorem a systemem JTAG

Wszystkie operacje odczytu lub modyfikacji/zapisu potrzebne do zaimplementowania debugera są wykonywane przez stosowanie instrukcji AVR poprzez wewnętrzny łańcuch skanowania mikroprocesora AVR. Mikroprocesor przesyła wynik do komórki odwzorowanej w pamięci we/wy, która jest częścią interfejsu komunikacyjnego pomiędzy mikroprocesorem a systemem JTAG.

Moduł punktów wstrzymania (ang. Break Point Unit) implementuje wstrzymanie przy zmianie przepływu programu (ang. Break on Change of Program Flow), wstrzymywanie krokowe (ang. Single Step Break),  2 punkty wstrzymania w pamięci programu (ang. 2 Program Memory Break Points) i 2 połączone punkty wstrzymania. Łącznie można skonfigurować 4 punkty wstrzymania jako:

• 4 pojedyncze punkty wstrzymania w pamięci programu
• 3 pojedyncze punkty wstrzymania w pamięci programu i 1 pojedynczy punkt wstrzymania w pamięci danych
• 2 pojedyncze punkty wstrzymania w pamięci programu + 2 pojedyncze punkty wstrzymania w pamięci danych
• 2 pojedyncze punkty wstrzymania w pamięci programu + 1 punkt wstrzymania w pamięci programu z maską (zakresowy punkt wstrzymania)
• 2 pojedyncze punkty wstrzymania w pamięci programu + 1 punkt wstrzymania w pamięci danych z maską (zakresowy punkt wstrzymania)

Debuger, podobnie jak AVR Studio, może jednakże użyć jednego lub więcej z tych zasobów dla swoich wewnętrznych celów, pozostawiając mniej możliwości użytkownikowi końcowemu. Listę specyficznych instrukcji JTAG debugowania wewnętrznego znajdziesz w następnym podrozdziale.

Bit bezpiecznikowy JTAGEN musi zostać zaprogramowany, aby uaktywnić Port JTAG dostępu testowego. Dodatkowo musi być zaprogramowany bit bezpiecznikowy OCDEN i nie może być ustawiony żaden z bitów blokujących, aby wbudowany system debugowania działał. Ze względów bezpieczeństwa system ten jest nieaktywny po ustawieniu dowolnego bitu blokującego. W przeciwnym razie wbudowany system debugowania udostępniałby tylne wejście do zabezpieczonego mikrokontrolera.

AVR JTAG ICE firmy Atmel jest zaawansowanym narzędziem do testowania i uruchamiania wszystkich 8-bitowych mikrokontrolerów RISC AVR posiadających interfej JTAG zgodny ze standardem IEEE 1149.1. JTAG ICE i interfejs AVR Studio dają użytkownikowi zupełną kontrolę nad wewnętrznymi zasobami mikrokontrolera, pomagając zredukować czas projektowania dzięki uproszczeniu debugowania. JTAG ICE wykonuje emulację w czasie rzeczywistym mikrokontrolera, podczas jego pracy w systemie docelowym.

Pełny opis AVR JTEG ICE znajdziesz w Internecie. Stamtąd również możesz pobrać darmowe AVR Studio (obecnie firma Atmel została przejęta przez Microchip i wszelkie narzędzia znajdują się w witrynie tej firmy).

Wszystkie niezbędne rozkazy wykonawcze są dostępne w AVR Studio, zarówno na poziomie źródłowym jak i na poziomie kodu maszynowego. Użytkownik może wykonywać program krokowo albo wchodząc do funkcji, albo przechodząc ponad nimi, wychodząc z funkcji, umieszczając kursor na rozkazie i wykonując program, aż rozkaz ten zostanie osiągnięty, zatrzymywać wykonanie oraz resetować wykonywanie programu na docelowym mikrokontrolerze. Dodatkowo użytkownik może mieć nieograniczoną liczbę programowych punktów wstrzymania (przez użycie instrukcji BREAK) oraz do dwóch punktów wstrzymania w pamięci danych, alternatywnie połączonych w zakresowy punk wstrzymania.

PRIVATE0; 0x8 Prywatna instrukcja JTAG dająca dostęp do wewnętrznego systemu debugowania.
PRIVATE1; 0x9 Prywatna instrukcja JTAG dająca dostęp do wewnętrznego systemu debugowania.
PRIVATE2; 0xA Prywatna instrukcja JTAG dająca dostęp do wewnętrznego systemu debugowania.
PRIVATE3; 0xB Prywatna instrukcja JTAG dająca dostęp do wewnętrznego systemu debugowania.

Programowanie mikrokontrolera AVR poprzez JTAG wykonywane jest przy pomocy 4-końcówkowego portu JTAG: TCK, TMS, TDI i TDO. Są to jedyne końcówki, które muszą być sterowane przy wykonywaniu programowania JTAG (dodatkowo do końcówek zasilania). Nie ma potrzeby zastosowania zewnętrznie napięcia 12V. Aby uaktywnić port dostępu testowego JTAG (ang. JTAG Test Access Port), bit bezpiecznikowy JTAGEN musi być zaprogramowany oraz należy wyzerować bit JTD w rejestrze MCUCSR.

Programowanie poprzez interfejs JTAG obsługuje:

• Programowanie i weryfikację pamięci FLASH
• Programowanie i weryfikację pamięci EEPROM
• Programowanie i weryfikację bitów bezpiecznikowych
• Programowanie i weryfikację bitów blokujących

Zabezpieczenia bitami blokującymi są dokładnie takie same jak w trybie programowania równoległego. Jeśli zostały zaprogramowane bity blokujące LB1 i LB2, to bitu bezpiecznikowego OCDEN nie można zaprogramować bez wcześniejszego wyczyszczenia mikrokontrolera (ang. Chip Erase). Jest to zabezpieczenie uniemożliwiające włamanie się tylnymi drzwiami do zabezpieczonego mikrokontrolera i odczytanie jego zawartości.

Szczegóły na temat programowania przez interfejs JTAG oraz instrukcji JTAG specyficznych dla programowania znajdziesz w podrozdziale "Programowanie poprzez interfejs JTAG".

OCDR – On-chip Debug Register – Rejestr wewnętrznego debugowania

Rejestr OCDR udostępnia kanał komunikacyjny od pracującego programu w mikrokontrolerze do debugera. Mikroprocesor może przesłać jakiś bajt do debugera przez zapis pod ten adres. W tym samym czasie znacznik wewnętrzny zapisu do rejestru we/wy debugowania (ang. I/O Debug Register Dirty, IDRD) zostaje ustawiony, aby poinformować debuger, iż rejestr ten został zapisany. Gdy mikroprocesor odczytuje rejestr OCDR, to 7 młodszych bitów będą pochodziły z rejestru OCDR, podczas gdy najstarszy bit MSB będzie bitem IDRD. Debuger zeruje bit IDRD, gdy odczyta informację z rejestru.

W niektórych mikrokontrolerach AVR rejestr OCDR jest współdzielony ze standardowym rejestrem we/wy. W takim przypadku dostęp do rejestru OCDR staje się możliwy dopiero po zaprogramowaniu bitu bezpiecznikowego OCDEN, a dostęp ten uaktywnia debuger. We wszystkich pozostałych przypadkach dostęp następuje do standardowego rejestru we/wy. Sposób wykorzystywania rejestru OCDR znajdziesz w dokumentacji swojego debugera.

• IEEE: IEEE Std. 1149.1-1990. IEEE Standard Test Access Port and Boundary-scan Architecture, IEEE, 1993
• Colin Maunder: The Board Designers Guide to Testable Logic Circuits, Addison-Wesley, 1992