Przerzutnik J-K (ang. J-K flip flop) jest najbardziej uniwersalnym i najpowszechniej stosowanym rodzajem przerzutnika cyfrowego z uwagi jego uniwersalność, która pozwala na łatwe zastosowanie w różnych układach cyfrowych. Przerzutnik posiada dwa wejścia sterujące J i K (litery te wybrano arbitralnie jako dwie kolejne litery alfabetu), jedno wejście zegarowe C oraz dwa komplementarne wyjścia Q i Q. Niektóre rozbudowane wersje tego przerzutnika posiadają dodatkowo dwa asynchroniczne wejścia PRESET (ustawia Q na 1) oraz CLEAR (ustawia Q na 0).

Poniżej umieściliśmy symulację sieci logicznej przerzutnika J-K zbudowanego z bramek NAND.

Przerzutnik J-K jest rozbudowanym przerzutnikiem S-R, do którego dodajemy dodatkowy człon z dwóch bramek sterujący sygnałami na wejściach S i R. Zadaniem tego członu jest uniemożliwienie wysterowania końcowego przerzutnika S-R sygnałami zabronionymi. Uzyskujemy to sprzęgając wejście S z wyjściem Q oraz wejście R z wyjściem Q. Ponieważ wyjścia Q i Q są komplementarne (o stanach przeciwnych), nigdy nie dojdzie do sytuacji, w której oba wejścia S i R znajdą się w stanie niskim.

Przeanalizujmy pracę przerzutnika J-K.

• Wejście zegarowe C jest w stanie niskim. Bramki wejściowe blokują sygnały sterujące J i K - przerzutnik pamięta swój poprzedni stan.
• Wejścia J i K są w stanie niskim. Zmiana stanu wejścia zegarowego nie wpływa na stan wyjściowy bramek sterujących przerzutnikiem SR - przerzutnik pamięta swój poprzedni stan.
• Wejście J w stanie wysokim, wejście K w stanie niskim. Jeśli na wejściu zegarowym pojawi się stan 1, to są możliwe dwa przypadki:
  • przerzutnik S-R pamiętał stan 1. Ponieważ do bramki J jest doprowadzony sygnał Q = 0, wyjście bramki J nie zmieni się i przerzutnik S-R wciąż będzie pamiętał swój stan 1.
  • przerzutnik S-R pamiętał stan 0. Teraz bramka J jest wysterowana trzema sygnałami 1, zatem jej wyjście przejdzie w stan niski, co spowoduje ustawienie wyjścia Q w stan 1.
  Wynika z tego, iż kombinacja J = 1, K = 0 powoduje ustawienie wyjścia Q na 1.
• Wejście J w stanie niskim, wejście K w stanie wysokim. Z uwagi na symetrię przerzutnika J-K, mamy identyczną sytuację jak w poprzednim punkcie, lecz teraz przerzutnik S-R jest zerowany - ustawiane na 1 jest wyjście Q. Zatem kombinacja J = 0, K = 1 zeruje wyjście Q.
• Oba wejścia J i K są w stanie wysokim. Pojawienie się stanu wysokiego na wejściu zegarowym C powoduje, iż wejścia przerzutnika S-R zostają sprzężone z wyjściami:
  • Wejście S z wyjściem Q.
  • Wejście R z wyjściem Q.
  Takie sprzężenie powoduje zmianę stanu przerzutnika na przeciwny. Jednakże jeśli sygnał zegarowy C będzie się utrzymywał w stanie wysokim przez czas dłuższy od czasu propagacji sygnałów w przerzutniku, to wzbudzi się on i zacznie cyklicznie zmieniać swój stan pomiędzy 0 a 1 - powstanie generator przebiegu prostokątnego o dużej częstotliwości. Dlatego w tej funkcji przerzutnik musi być wyzwalany impulsem na wejściu zegarowym (co symuluje nasza przykładowa sieć logiczna).

Aby pozbyć się kłopotów z doborem czasu trwania impulsu zegarowego (ważne tylko dla J = K = 1), często stosuje się układ Master/Slave, który opisaliśmy dokładnie przy okazji synchronicznego przerzutnika RS wyzwalanego zboczem. Przerzutniki J-K Master/Slave są wyzwalane zboczem sygnału zegarowego, zatem nie wystąpią w nich problemy ze wzbudzaniem się układu. Poniżej przedstawiamy symulację przykładowej sieci logicznej przerzutnika J-K Master/Slave:

Dokonajmy analizy pracy powyższego układu.

• Sygnał zegarowy C jest w stanie wysokim. Przerzutnik Master reaguje na zmiany stanu wejść J i K, lecz zmiany te nie przenoszą się na wyjścia Q i Q układu, ponieważ przerzutnik Slave jest w stanie nieaktywnym - jego sygnał zegarowy C znajduje się w stanie niskim, ponieważ pobierany jest z wyjścia inwertera. Wniosek - przerzutnik pamięta poprzedni stan.
• Sygnał zegarowy C jest w stanie niskim. Przerzutnik Master staje się nieaktywny i stan jego wyjść nie reaguje na zmiany sygnałów J i K. Przerzutnik Slave jest aktywny, lecz jego wejścia są sterowane z wyjść przerzutnika Master. Wniosek - przerzutnik pamięta poprzedni stan.
• Sygnały J i K są w stanie niskim. W tym przypadku bramki wejściowe są zablokowane bez względu na stan sygnału zegarowego. Ponieważ wyjścia przerzutnika Master nie zmieniają się, zatem przerzutnik Slave pamięta swój poprzedni stan.
• Na wejściu zegarowym C pojawia się ujemna krawędź. Przerzutnik Master zatrzaskuje swój bieżący stan. Odblokowuje się przerzutnik Slave i zostaje on ustawiony zgodnie z tabelką przejść dla przerzutnika J-K. Jeśli na wejściach J i K był ustawiony stan logiczny 1 przed przejściem sygnału zegarowego w stan 0, to do wejść przerzutnika Slave zostaną podłączone skrzyżowane sygnały z obu wyjść, co spowoduje zmianę stanu wyjść Q i Q na przeciwny - jest to tzw. funkcja toggle (ang. zmiana, przeskok). Wniosek - przerzutnik zmienia swój stan zgodnie z tabelką przejść przerzutnika J-K.

Zwróć uwagę, iż zastosowanie układu Master/Slave spowodowało, iż sygnał zegarowy nie musi być ograniczany czasowo. Wyzwalanie przerzutnika następuje tylko w momencie przejścia tego sygnału ze stanu 1 na 0. Natomiast czas pomiędzy kolejnymi zboczami sygnału zegarowego może być dowolnie długi.

Przemysł elektroniczny produkuje cyfrowe układy scalone zawierające różne wersje przerzutników J-K. Poniżej podajemy dwa przykładowe układy scalone z przerzutnikami J-K Master/Slave.