Mikrokontrolery

Przykład synchronizacji w czasie przerwania od zmiany stanu końcówki pokazuje poniższy rysunek:

EICRA – External Interrupt Control Register A – Rejestr A kontroli przerwań zewnętrznych

Rejestr ten zawiera bity sterujące sposobem wykrywania przerwań.

Bity 7:4 – Zarezerwowane

Te bity są zarezerwowane w ATmega48A/PA/88A/PA/168A/PA/328/P i zawsze dają odczyt zero.

Bity 3:2 – ISC11, ISC10: Interrupt Sense Control 1 Bit 1 and Bit 0 – bity sterujące sposobem wykrywania przerwania INT1

Przerwanie zewnętrzne 1 jest aktywowane przez zewnętrzną końcówkę INT1, jeśli są ustawione znacznik I w rejestrze SREG oraz odpowiadająca jej maska przerwań. Poniższa tabelka definiuje zbocza i poziom na zewnętrznej końcówce INT1, które aktywują to przerwanie. Wartość na końcówce INT1 jest próbkowana przed wykrywaniem zboczy. Jeśli zostało wybrane przerwanie od zbocza lub od zmiany stanu na przeciwny, to impulsy trwające dłużej od jednego okresu zegara wygenerują przerwanie. Krótsze impulsy nie gwarantują wygenerowania przerwania. Jeśli wybrano przerwanie od poziomu niskiego, to poziom niski musi być utrzymywany do zakończenia bieżąco wykonywanej instrukcji, aby wygenerować przerwanie.

Bity 1:0 – ISC01, ISC00: Interrupt Sense Control 0 Bit 1 and Bit 0 – bity sterujące sposobem wykrywania przerwania INT0

Przerwanie zewnętrzne 0 jest aktywowane przez zewnętrzną końcówkę INT0, jeśli są ustawione znacznik I w rejestrze SREG oraz odpowiadająca jej maska przerwań. Poniższa tabelka definiuje zbocza i poziom na zewnętrznej końcówce INT0, które aktywują to przerwanie. Wartość na końcówce INT0 jest próbkowana przed wykrywaniem zboczy. Jeśli zostało wybrane przerwanie od zbocza lub od zmiany stanu na przeciwny, to impulsy trwające dłużej od jednego okresu zegara wygenerują przerwanie. Krótsze impulsy nie gwarantują wygenerowania przerwania. Jeśli wybrano przerwanie od poziomu niskiego, to poziom niski musi być utrzymywany do zakończenia bieżąco wykonywanej instrukcji, aby wygenerować przerwanie.

EIMSK – External Interrupt Mask Register – Rejestr masek przerwań zewnętrznych

Bity 7:2 – Zarezerwowane

Te bity są zarezerwowane w ATmega48A/PA/88A/PA/168A/PA/328/P i zawsze dają odczyt zero.

Bit 1 – INT1: External Interrupt Request 1 Enable – Uaktywnienie żądań przerwania zewnętrznego 1

Gdy bit INT1 jest ustawiony na 1 oraz bit I w rejestrze SREG jest również ustawiony, to zostaje uaktywnione żądanie przerwań z końcówki zewnętrznej. Bity 1 i 0 sposobu wykrywania przerwań (ISC11 i ISC10) w rejestrze A kontroli przerwań zewnętrznych (EICRA) określają, czy przerwanie zewnętrzne zostanie aktywowane przy narastającym/opadającym zboczu sygnału na końcówce INT1 lub po wykryciu poziomu. Aktywność na tej końcówce spowodują żądanie przerwania, nawet jeśli INT1 skonfigurowano jako wyjcie. Odpowiadające przerwanie żądania przerwania zewnętrznego 1 zostanie wykonane poprzez wektor przerwania INT1.

Bit 0 – INT0: External Interrupt Request 0 Enable – Uaktywnienie żądań przerwania zewnętrznego 0

Gdy bit INT0 jest ustawiony na 1 oraz bit I w rejestrze SREG jest również ustawiony, to zostaje uaktywnione żądanie przerwań z końcówki zewnętrznej. Bity 1 i 0 sposobu wykrywania przerwań (ISC01 i ISC00) w rejestrze A kontroli przerwań zewnętrznych (EICRA) określają, czy przerwanie zewnętrzne zostanie aktywowane przy narastającym/opadającym zboczu sygnału na końcówce INT0 lub po wykryciu poziomu. Aktywność na tej końcówce spowodują żądanie przerwania, nawet jeśli INT0 skonfigurowano jako wyjcie. Odpowiadające przerwanie żądania przerwania zewnętrznego 1 zostanie wykonane poprzez wektor przerwania INT0.

EIFR – External Interrupt Flag Register – Rejestr znaczników przerwań zewnętrznych

Bity 7:2 – Zarezerwowane

Te bity są zarezerwowane w ATmega48A/PA/88A/PA/168A/PA/328/P i zawsze dają odczyt zero.

Bit 1 – INTF1: External Interrupt Flag 1 – Znacznik przerwania zewnętrznego 1

Gdy zbocze lub zmiana logiczna na końcówce INT1 wyzwala żądanie przerwania, znacznik INTF1 przyjmuje stan jeden. Jeśli są ustawione na 1 bit I w rejestrze SREG oraz bit INT1 w rejestrze EIMSK, mikrokontroler wykona skok do odpowiedniego wektora przerwań. Znacznik jest zerowany, gdy zostanie wykonana procedura przerwania. Alternatywnie można go wyzerować zapisując do niego logiczną jedynkę. Znacznik jest zawsze wyzerowany, gdy INT1 jest skonfigurowane jako przerwanie od poziomu.

Bit 0 – INTF0: External Interrupt Flag 0 – Znacznik przerwania zewnętrznego 0

Gdy zbocze lub zmiana logiczna na końcówce INT0 wyzwala żądanie przerwania, znacznik INTF0 przyjmuje stan jeden. Jeśli są ustawione na 1 bit I w rejestrze SREG oraz bit INT0 w rejestrze EIMSK, mikrokontroler wykona skok do odpowiedniego wektora przerwań. Znacznik jest zerowany, gdy zostanie wykonana procedura przerwania. Alternatywnie można go wyzerować zapisując do niego logiczną jedynkę. Znacznik jest zawsze wyzerowany, gdy INT0 jest skonfigurowane jako przerwanie od poziomu.

PCICR – Pin Change Interrupt Control Register – Rejestr sterujący przerwań od zmiany stanu końcówki

Bity 7:3 – Zarezerwowane

Te bity są zarezerwowane w ATmega48A/PA/88A/PA/168A/PA/328/P i zawsze dają odczyt zero.

Bit 2 – PCIE2: Pin Change Interrupt Enable 2 – Uaktywnienie przerwań PCI2

Gdy są ustawione na 1 bit PCIE2 oraz bit I w rejestrze SREG, zostaje uaktywnione przerwanie 2 od zmiany stanu końcówki. Każda zmiana logiczna na dowolnej z uaktywnionych końcówek PCINT[23:16] wywoła przerwanie. Zostanie ono wykonane poprzez wektor przerwań PCI2. Końcówki PCINT[23:16] są uaktywniane indywidualnie w rejestrze PCMSK2.

Bit 1 – PCIE1: Pin Change Interrupt Enable 1 – Uaktywnienie przerwań PCI1

Gdy są ustawione na 1 bit PCIE1 oraz bit I w rejestrze SREG, zostaje uaktywnione przerwanie 1 od zmiany stanu końcówki. Każda zmiana logiczna na dowolnej z uaktywnionych końcówek PCINT[14:8] wywoła przerwanie. Zostanie ono wykonane poprzez wektor przerwań PCI1. Końcówki PCINT[14:8] są uaktywniane indywidualnie w rejestrze PCMSK1.

Bit 0 – PCIE0: Pin Change Interrupt Enable 0 – Uaktywnienie przerwań PCI0

Gdy są ustawione na 1 bit PCIE0 oraz bit I w rejestrze SREG, zostaje uaktywnione przerwanie 1 od zmiany stanu końcówki. Każda zmiana logiczna na dowolnej z uaktywnionych końcówek PCINT[7:0] wywoła przerwanie. Zostanie ono wykonane poprzez wektor przerwań PCI0. Końcówki PCINT[7:0] są uaktywniane indywidualnie w rejestrze PCMSK0.

PCIFR – Pin Change Interrupt Flag Register – Rejestr znaczników przerwań od zmiany stanu końcówki

Bity 7:3 – Zarezerwowane

Te bity są zarezerwowane w ATmega48A/PA/88A/PA/168A/PA/328/P i zawsze dają odczyt zero.

Bit 2 – PCIF2: Pin Change Interrupt Flag 2 – Znacznik przerwania 2 od zmiany stanu końcówki

Gdy zmiana poziomu logicznego na dowolnej z końcówek PCINT[23:16] wyzwoli żądanie przerwania, zostaje ustawiony na jeden bit PCIF2. Jeśli są ustawione bit I w rejestrze SREG oraz bit PCIE2 w PCICR, to mikrokontroler skoczy do odpowiadającego im wektora przerwań. Znacznik ten jest zerowany, gdy zostaje wykonana procedura przerwania. Alternatywnie można go wyzerować zapisując do niego logiczną jedynkę.

Bit 1 – PCIF1: Pin Change Interrupt Flag 1 – Znacznik przerwania 1 od zmiany stanu końcówki

Gdy zmiana poziomu logicznego na dowolnej z końcówek PCINT[14:8] wyzwoli żądanie przerwania, zostaje ustawiony na jeden bit PCIF1. Jeśli są ustawione bit I w rejestrze SREG oraz bit PCIE1 w PCICR, to mikrokontroler skoczy do odpowiadającego im wektora przerwań. Znacznik ten jest zerowany, gdy zostaje wykonana procedura przerwania. Alternatywnie można go wyzerować zapisując do niego logiczną jedynkę.

Bit 0 – PCIF0: Pin Change Interrupt Flag 0 – Znacznik przerwania 0 od zmiany stanu końcówki

Gdy zmiana poziomu logicznego na dowolnej z końcówek PCINT[7:0] wyzwoli żądanie przerwania, zostaje ustawiony na jeden bit PCIF0. Jeśli są ustawione bit I w rejestrze SREG oraz bit PCIE0 w PCICR, to mikrokontroler skoczy do odpowiadającego im wektora przerwań. Znacznik ten jest zerowany, gdy zostaje wykonana procedura przerwania. Alternatywnie można go wyzerować zapisując do niego logiczną jedynkę.

PCMSK2 – Pin Change Mask Register 2 – Rejestr 2 maski przerwań od zmian końcówek

Bit 7:0 – PCINT[23:16]: Pin Change Enable Mask 23...16 – Bity masek uaktywniania przerwań od zmiany stanu końcówek

Każdy z bitów PCINT[23:16] uaktywnia przerwanie od zmiany stanu logicznego na odpowiadającej mu końcówce we/wy. Jeśli bit jest ustawiony, to przerwanie jest aktywne. Jeśli bit jest wyzerowany, to przerwanie jest wyłączone.

PCMSK1 – Pin Change Mask Register 1 – Rejestr 1 maski przerwań od zmian końcówek

Bit 7 – Zarezerwowany

Ten bit jest zarezerwowany w ATmega48A/PA/88A/PA/168A/PA/328/P i zawsze daje odczyt zero.

Bit 6:0 – PCINT[14:8]: Pin Change Enable Mask 14...8 – Bity masek uaktywniania przerwań od zmiany stanu końcówek

Każdy z bitów PCINT[14:8] uaktywnia przerwanie od zmiany stanu logicznego na odpowiadającej mu końcówce we/wy. Jeśli bit jest ustawiony, to przerwanie jest aktywne. Jeśli bit jest wyzerowany, to przerwanie jest wyłączone.

PCMSK0 – Pin Change Mask Register 0 – Rejestr 0 maski przerwań od zmian końcówek

Bit 7:0 – PCINT[7:0]: Pin Change Enable Mask 7...0 – Bity masek uaktywniania przerwań od zmiany stanu końcówek

Każdy z bitów PCINT[7:0] uaktywnia przerwanie od zmiany stanu logicznego na odpowiadającej mu końcówce we/wy. Jeśli bit jest ustawiony, to przerwanie jest aktywne. Jeśli bit jest wyzerowany, to przerwanie jest wyłączone.