Mikrokontrolery

• Interfejs JTAG (zgodny ze standardem IEEE 1149.1)
• Możliwości skanowania ścieżki krawędziowej zgodnie ze standardem JTAG
• Pełne skanowanie wszystkich funkcji portów jak również obwodów analogowych posiadających pozaukładowe połączenia
• Wspiera opcjonalną instrukcję IDCODE
• Dodatkowa instrukcja publiczna AVR_RESET do resetowania mikrokontrolera AVR

Łańcuch skanowania ścieżki krawędziowej (ang. Boundary-scan Chain) posiada możliwość ustawiania i odczytywania poziomów logicznych na cyfrowych końcówkach we/wy oraz na granicy pomiędzy logiką cyfrową i analogową dla obwodów analogowych, które posiadają połączenia poza układem mikrokontrolera. Na poziomie systemu wszystkie układy scalone posiadające interfejsy JTAG są połączone szeregowo sygnałami TDI/TDO w celu utworzenia długiego rejestru przesuwającego. Zewnętrzny kontroler ustawia układy, tak aby na ich wyjściach pojawiły się pożądane wartości, a następnie obserwuje wartości wejściowe otrzymywane z innych układów. Kontroler porównuje otrzymane dane z wynikiem oczekiwanym. W ten sposób skanowanie ścieżki krawędziowej dostarcza mechanizmu testowania wzajemnych połączeń i integralności składników na płytkach drukowanych używając jedynie sygnałów TAP.

Do testowania płytek drukowanych można używać czterech obowiązkowo zdefiniowanych instrukcji JTAG standardu IEEE 1149.1: IDCODE, BYPASS, SAMPLE/PRELOAD i EXTEST, jak również specyficznej, publicznej instrukcji AVR JTAG: AVR_RESET. Początkowe skanowanie ścieżki rejestru danych pokaże kod identyfikacyjny (ID-code) mikrokontrolera, ponieważ IDCODE jest standardową instrukcją JTAG. Może być pożądane utrzymywanie mikrokontrolera AVR w stanie resetu podczas trybu Testu. Jeśli nie ma resetu, to stany wejść mikrokontrolera mogą być określone za pomocą operacji skanowania, a wewnętrzne oprogramowanie może znaleźć się w stanie nieokreślonym przy wyjściu z trybu testu. Wchodząc w reset, wyjścia każdej końcówki portu natychmiast przejdą w stan wysokiej impedancji, co czyni zbędą instrukcję HIGHZ. Jeśli zajdzie potrzeba, można wysłać instrukcję BYPASS, aby wykonać najkrótszy możliwy łańcuch skanowania poprzez mikrokontroler. Mikrokontroler można ustawić w stan resetu albo przez wymuszenie stanu niskiego na zewnętrznej końcówce RESET, albo przez wysłanie instrukcji AVR_RESET z odpowiednim ustawieniem rejestru danych resetu (ang. Reset Data Register).

Instrukcja EXTEST jest używana do próbkowania zewnętrznych końcówek i ładowania końcówek wyjścia danymi. Dane wyjściowe latch (przerzutniki zatrzaskowe) zostaną wstawione na końcówki, gdy tylko instrukcja EXTEST zostanie załadowana do rejestru JTAG IR. Z tego powodu należy również użyć SAMPLE/PRELOAD do ustawienia początkowych wartości w pierścieniu skanowania, aby zapobiec uszkodzenia płyty z mikroprocesorem przy pierwszym wydawaniu instrukcji EXTEST. SAMPLE/PRELOAD można również używać do szybkich ujęć stanu końcówek podczas normalnej pracy układu.

Bit bezpiecznikowy JTAGEN musi być zaprogramowany oraz bit JTD w rejestrze we/wy MCUCSR musi być wyzerowany, aby uaktywnić port dostępu testowego JTAG.

Gdy używany jest interfejs JTAG do skanowania ścieżki krawędziowej, możliwe jest stosowanie wyższej częstotliwości zegara JTAG TCK od wewnętrznej częstotliwości układu. Zegar układu nie musi pracować.

Rejestry danych istotne dla operacji skanowania ścieżki krawędziowej to:

• Rejestr pomijania (ang. Bypass Register)
• Rejestr identyfikacji mikrokontrolera (ang. Device Identification Register)
• Rejestr resetowania (ang. Reset Register)
• Łańcuch skanowania ścieżki krawędziowej (ang. Boundary-scan Chain)

Rejestr pomijania (ang. Bypass Register)

Rejestr pomijania składa się z pojedynczego stopnia rejestru przesuwającego. Gdy rejestr pomijania zostanie wybrany jako ścieżka pomiędzy TDI i TDO, to jest on resetowany na 0 przy opuszczaniu stanu kontrolnego Capture-DR. Rejestru pomijania można używać do skracania łańcucha skanowania w systemie, gdy inne mikrokontrolery mają być testowane.

Rejestr identyfikacji mikrokontrolera (ang. Device Identification Register)

Poniższy rysunek przedstawia strukturę rejestru identyfikacyjnego:

Wersja

Wersja jest 4-bitowym numerem określającym odmianę modelu mikrokontrolera. Numery wersji: 0x0 dla wersji A, 0x1 dla B itd.

Numer elementu

Jest to 16-bitowy kod identyfikujący model mikrokontrolera. Dla ATmega32 numer elementu JTAG wynosi 0x9502 (szesnastkowo).

Identyfikator producenta

Jest to 11-bitowy kod identyfikujący wytwórcę danego elementu. Dla firmy ATMEL kod ten jest równy 0x01F (szesnastkowo).

Rejestr resetowania (ang. Reset Register)

Jest to rejestr danych testu (ang. Test Data Register) używany do resetowania mikrokontrolera. Ponieważ w czasie resetu mikroprocesor AVR wprowadza końcówki portów w stan wysokiej impedancji, to rejestr resetowania może również zastąpić działanie opcjonalnej, niezaimplementowanej instrukcji JTAG HIGHZ.

Wysoka wartość w rejestrze resetowania odpowiada wymuszeniu stanu niskiego na zewnętrznej końcówce RESET. Mikrokontroler jest resetowany tak długo, jak wysoka wartość jest obecna w rejestrze resetowania. Zależnie od ustawień bitów bezpiecznikowych mikroprocesor pozostanie w stanie resetu przez okres upływu czasu resetowania (ang. Reset Time-Out Period) (zobacz do podrozdziału "Źródła zegarowe") po zwolnieniu rejestru resetowania. Wyjście z tego rejestru danych nie jest zatrzaskiwane, zatem reset będzie miał miejsce natychmiast, jak pokazano na poniższym rysunku:

Łańcuch skanowania ścieżki krawędziowej (ang. Boundary-scan Chain)

Łańcuch skanowania ścieżki krawędziowej posiada możliwość sterowania poziomami logicznymi i obserwowania ich na cyfrowych końcówkach we/wy jak również na granicy pomiędzy logiką cyfrową i analogową dla obwodów analogowych, które posiadają pozaukładowe połączenia.

Pełny opis znajdziesz w podrozdziale "Łańcuch skanowania ścieżki krawędziowej".

Rejestr instrukcji ma szerokość 4 bitów, wspierając 16 instrukcji. Poniżej wymienione zostały instrukcje JTAG użyteczne w operacji skanowania ścieżki krawędziowej. Zauważ, iż opcjonalna instrukcja HIGHZ nie została zaimplementowana, lecz wszystkie końcówki posiadające możliwość przejścia w stan wysokiej impedancji mogą być ustawione w ten stan przez wykorzystanie instrukcji AVR_RESET, ponieważ początkowym stanem dla wszystkich końcówek portów jest stan wysokiej impedancji.

Z definicji w tym rozdziale, najmłodszy bit LSB (ang. Least Significant Bit) jest pierwszym wsuwanym i pierwszym wysuwanym dla wszystkich rejestrów przesuwających.

Kod operacyjny każdej instrukcji jest pokazany za jej nazwą w formacie szesnastkowym. Tekst opisuje, który rejestr danych zostaje wybrany jako ścieżka pomiędzy TDI i TDO dla każdej instrukcji.

EXTEST; 0x0

Obowiązkowa instrukcja JTAG do wyboru łańcucha skanowania ścieżki krawędziowej jako rejestru danych do testowania obwodów zewnętrznych dla obudowy mikrokontrolera AVR. W łańcuchu skanowania dostępne jest dla końcówek portów wyłączanie oporników podciągających, sterowanie wyjściem, dane wyjściowe i wejściowe. Dla obwodów analogowych posiadających połączenia pozaukładowe interfejs pomiędzy logiką analogową a cyfrową znajduje się w łańcuchu skanowania. Zawartości zatrzaśniętych wyjść są wyprowadzane na zewnątrz, gdy tylko rejestr instrukcji JTAG (ang. JTAG IRregister) zostanie załadowany instrukcją EXTEST.

Aktywne stany:

• Capture-DR: Dane na zewnętrznych końcówkach zostają spróbkowane do łańcucha skanowania ścieżki krawędziowej.
• Shift-DR: Wewnętrzny łańcuch skanowania jest przesuwany przez wejście TCK.
• Update-DR: Dane z łańcucha skanowania zostają podane na końcówki wyjściowe.

IDCODE; 0x1

Opcjonalna instrukcja JTAG wybierająca 32-bitowy rejestr identyfikacji jako rejestr danych. Rejestr identyfikacji składa się z numeru wersji, numeru mikrokontrolera oraz kodu producenta wybranego przez JEDEC. Jest to standardowa instrukcja po włączeniu zasilania.

Aktywne stany:

• Capture-DR: Dane w rejestrze IDCODE zostają spróbkowane  do łańcucha skanowania ścieżki krawędziowej.
• Shift-DR: Łańcuch skanowania IDCODE jest przesuwany przez wejście TCK.

SAMPLE_PRELOAD; 0x2

Obowiązkowa instrukcja JTAG do wstępnego załadowania zatrzasków wyjściowych oraz zrobienia ujęcia stanu końcówek we/wy bez wpływania na pracę systemu. Jednakże zatrzaski wyjściowe nie są połączone z końcówkami. Jako rejestr danych zostaje wybrany łańcuch skanowania ścieżki krawędziowej.

Aktywne stany:

• Capture-DR: Dane na zewnętrznych końcówkach zostają spróbkowane do łańcucha skanowania ścieżki krawędziowej.
• Shift-DR: Łańcuch skanowania ścieżki krawędziowej jest przesuwany przez wejście TCK.
• Update-DR: Dane z łańcucha skanowania ścieżki krawędziowej zostają podane na zatrzaski wyjściowe. Jednak zatrzaski te nie są połączone z końcówkami.

AVR_RESET; 0xC

Publiczna instrukcja JTAG specyficzna dla AVR wymuszająca stan resetu w mikrokontrolerze AVR lub zwalniająca źródło resetu JTAG. Kontroler TAP nie jest resetowany przez tą instrukcję. Jednobitowy rejestr resetu zostaje wybrany jako rejestr danych. Zwróć uwagę, iż reset ten będzie aktywny tak długo, jak w łańcuchu resetu znajduje się logiczna jedynka. Wyjście z tego łańcucha nie jest przepuszczane przez przerzutnik zatrzaskowy latch.

Aktywne stany:

• Shift-DR: Rejestr resetu jest przesuwany przez wejście TCK.

BYPASS; 0xF

Obowiązkowa instrukcja JTAG wybierająca rejestr pomijania (ang. Bypass Register) na rejestr danych.

Aktywne stany:

• Capture-DR: Umieszcza logiczne zero w rejestrze pomijania.
• Shift-DR: Komórka rejestru pomijania jest przesuwana pomiędzy TDI a TDO.

Rejestr w pamięci we/wy związany ze skanowaniem ścieżki krawędziowej

MCUCSR – MCU Control and Status Register – Rejestr sterowania i stanu mikrokontrolera

Bit 7 – JTD: JTAG Interface Disable – Wyłączenie interfejsu JTAG

Gdy ten bit ma stan zero, to interfejs JTAG będzie włączony, jeśli zaprogramowano bit bezpiecznikowy JTAGEN. Jeśli bit ma stan 1, interfejs JTAG jest wyłączony. Aby zapobiec niezamierzonemu włączeniu lub wyłączeniu interfejsu JTAG, zmiana tego bitu wymaga użycia sekwencji czasowej. Aplikacja musi wpisać pożądaną wartość do tego bitu dwukrotnie w ciągu czterech taktów zegara. Jeśli interfejs JTAG jest pozostawiony bez podłączenia do innego obwodu JTAG, to bit JTD należy ustawić na jeden. Powodem jest unikanie statycznego prądu na końcówce TDO w interfejsie JTAG.

Bit 4 – JTRF: JTAG Reset Flag – Znacznik resetu JTAG

Ten bit jest ustawiany, jeśli reset był spowodowany logiczną jedynką w rejestrze resetu JTAG wybranego przez instrukcję JTAG AVR_RESET. Bit ten jest resetowany przez reset przy włączeniu lub przez zapis w nim logicznego zera.

Łańcuch skanowania ścieżki krawędziowej (ang. Boundary-scan chain) posiada możliwość sterowania poziomami logicznymi i obserwowania ich na cyfrowych końcówkach we/wy, jak również na granicy logiki cyfrowej i analogowej dla analogowych obwodów posiadających pozaukładowe połączenia.

Skanowanie cyfrowych końcówek portów

Komórka skanowania ścieżki krawędziowej dla dwukierunkowej końcówki portu z opornikiem podciągającym

Powyższy rysunek pokazuje komórkę skanowania ścieżki krawędziowej dla dwukierunkowej końcówki portu z funkcją podciągania. Komórka składa się ze standardowej komórki skanowania ścieżki krawędziowej dla funkcji włączania podciągania (ang. Pull-up Enable, PUExn) oraz z komórki dwukierunkowej końcówki, która łączy trzy sygnały: Output Control – OCxn (sterowanie wyjściem), Output Data – ODxn (dane wyjściowe) i Input Data – IDxn (dane wejściowe) w dwustopniowy rejestr przesuwający. Indeksy portu i końcówki nie są używane w dalszym opisie.

Logika skanowania ścieżki krawędziowej nie jest pokazana na rysunkach w tym rozdziale. Poniższy rysunek przedstawia prostą końcówkę portu cyfrowego, jak opisano w rozdziale "Porty we/wy".

Schemat ogólnej końcówki portu z wydzieleniem obszaru skanowania ścieżki krawędziowej

Obwód skanowania ścieżki krawędziowej z poprzedniego rysunku zastępuje zielony obszar ograniczony kreskowaną linią. Jeśli nie jest obecna żadna alternatywna funkcja portu, to dane wejściowe ID odpowiadają wartości rejestru PINxn (lecz ID nie ma synchronizatora), dane wyjściowe OD odpowiadają rejestrowi PORT, sterowanie wyjściem OC odpowiada rejestrowi kierunku danych DD, a włączanie podciągania POExn odpowiada wyrażeniu logicznemu PUD · DDxn · PORTxn.

Cyfrowe funkcje alternatywne są podłączone poza obszarem zielonym, aby umożliwiać łańcuchowi skanowania odczyt aktualnej wartości końcówki. Przy funkcji analogowej występuje bezpośrednie połączenie od końcówki zewnętrznej do obwodu analogowego, a łańcuch skanowania jest wstawiony w interfejs pomiędzy logiką cyfrową a modułem analogowym.

Skanowanie ścieżki krawędziowej a interfejs 2-przewodowy

Końcówki SCL i SDA należące do 2-przewodowego interfejsu posiadają jeden dodatkowy sygnał sterujący w łańcuchu skanowania: włączanie interfejsu 2-przewodowego (ang. Two-wire Interface Enable, TWIEN).

Dodatkowy sygnał dla 2-przewodowego interfejsu

Jak pokazano na powyższym rysunku sygnał TWIEN włącza trójstanowy bufor z kontrolą szybkości narastania sygnału równolegle ze zwykłą cyfrową końcówką portu. Do sygnału TWIEN dołączona zostaje ogólna komórka skanowania (pokazana dalej).

Skanowanie końcówki RESET

Końcówka RESET akceptuje 5V przy aktywności w stanie niskim oraz 12V przy aktywności w stanie wysokim dla równoległego programowania wysokonapięciowego (ang. High Voltage Parallel Programming). Komórka obserwująca, pokazana na rysunku poniżej, jest wstawiona zarówno dla 5V sygnału resetu RSTT jak i dla 12V sygnału resetu RSTHV.

Komórka tylko obserwująca

Skanowanie końcówek zegarowych

Mikrokontrolery AVR posiadają wiele opcji zegarowych wybieranych przez bity bezpiecznikowe. Są to: wewnętrzny oscylator RC, zewnętrzny oscylator RC, zewnętrzny zegar, oscylator kwarcowy (wysokiej częstotliwości), oscylator kwarcowy niskiej częstotliwości i rezonator ceramiczny.

Poniższy rysunek pokazuje, jak każdy oscylator z zewnętrznym połączeniem jest wspierany w łańcuchu skanowania.

Komórki skanowania ścieżki krawędziowej dla oscylatorów i opcji zegarowych

Sygnał włączania (ang. Enable) jest wspierany przez ogólną komórkę skanowania ścieżki krawędziowej, natomiast wyjście oscylatora/zegara (ang. Output) jest podłączone do komórki tylko obserwującej. Oprócz głównego zegara, timer oscylatora jest skanowany w ten sam sposób. Wyjście wewnętrznego oscylatora RC nie jest skanowane, ponieważ ten oscylator nie ma zewnętrznych połączeń.

Poniższa tabelka podsumowuje rejestry skanowania dla zewnętrznej końcówki zegarowej XTAL1, oscylatorów z połączeniami XTAL1/XTAL2 jak również timera oscylatora 32 kHz.

Skanowanie komparatora analogowego

Istotne sygnały komparatora dotyczące skanowania ścieżki krawędziowej pokazuje poniższy rysunek.

Do każdego z tych sygnałów dołączona jest przedstawiona poniżej komórka skanowania ścieżki krawędziowej.

Sygnały te opisuje poniższa tabelka. Nie ma potrzeby wykorzystywania komparatora do czystych testów połączeń, ponieważ wszystkie jego wejścia analogowe są również współdzielone z końcówkami portu cyfrowego.

Skanowanie przetwornika A/C

Poniżej przedstawiono schemat blokowy przetwornika A/C ze wszystkimi istotnymi sygnałami kontrolnymi i śledzącymi.

Do każdego z tych sygnałów dołączona jest poniższa komórka skanowania ścieżki krawędziowej.

Przetwornik A/C nie musi być używany do czystego testowania połączeń, ponieważ wszystkie wejścia analogowe są również dzielone z końcówkami portu cyfrowego.

Sygnały skanowania ścieżki krawędziowej dla przetwornika A/C

Jeśli przetwornik A/C nie ma być używany podczas skanu, to należy użyć wartości wejściowe z tabelki powyżej. Nie zaleca się użytkownikom używania stopni wzmocnienia różnicowego w czasie skanowania. Stopnie wzmacniania oparte na przełączanej pojemności wymagają szybkiej pracy i dokładnego taktowania, co trudno uzyskać w łańcuchu skanowania. Dlatego nie dostarczono szczegółów dotyczących działań różnicowego stopnia wzmacniającego.

Przetwornik A/C AVR oparty jest na pokazanym na schemacie obwodzie analogowym pracującym wg algorytmu kolejnych przybliżeń zaimplementowanego w logice cyfrowej. Gdy jest on używany w skanowaniu ścieżki krawędziowej, to problemem jest zwykle zapewnienie, iż przyłożone napięcie analogowe będzie mierzone w pewnych granicach. Można to łatwo wykonać bez uruchamiania algorytmu kolejnych przybliżeń: użyj dolnej granicy na cyfrowych liniach DAC[9:0], upewnij się, iż na wyjściu komparatora jest stan niski, następnie zastosuj górna granicę na cyfrowych liniach DAC[9:0] i zweryfikuj, iż wyjście z komparatora jest w stanie wysokim.

Przetwornik analogowo/cyfrowy nie musi być używany do testowania połączeń, ponieważ wszystkie wejścia analogowe są dzielone również z końcówkami portu cyfrowego.

Gdy używasz przetwornika A/C, pamiętaj o następujących rzeczach:

• Końcówka portu dla używanego kanału przetwornika A/C musi być skonfigurowana jako wejście z wyłączonymi opornikami podciągającymi, aby uniknąć konfliktów sygnałowych.
• W trybie normalnym wykonywana jest pusta konwersja (składająca się z 10 porównań), gdy zostaje włączony przetwornik A/C. Zaleca się odczekanie co najmniej 200 ns po włączeniu przetwornika A/C przed kontrolowaniem/obserwowaniem jakiegokolwiek sygnału przetwornika lub wykonanie pustej konwersji przed użyciem pierwszego wyniku.
• Wartości DAC muszą być stabilne w wartości w punkcie środkowym 0x200, gdy sygnał HOLD jest utrzymywany w stanie niskim (tryb próbkowania).

Jako przykład rozważ zadanie weryfikowania sygnału wejściowego 1,5V ±5% w kanale 3 przetwornika A/C, gdy napięcie zasilania ma wartość 5,0V i AREF jest zewnętrznie połączone z VCC.

Dolna granica:

Górna granica:

Używane są zalecane wartości z wcześniejszej tabelki, o ile inne wartości nie zostaną podane w algorytmie z tabelki poniżej. Pokazane są jedynie wartości łańcucha skanowania dla  DAC i końcówek portu. Kolumna "Działania" opisuje, jaka instrukcja JTAG ma być użyta przed wypełnieniem rejestru skanowania ścieżki krawędziowej kolejnymi kolumnami. Weryfikacja powinna być wykonana na wysłanych i odczytanych danych skanowania z tego samego wiersza w tabeli.

Algorytm używania przetwornika A/C

Używając tego algorytmu ograniczenie czasowe na sygnał HOLD ogranicza częstotliwość zegarową TCK. Ponieważ algorytm utrzymuje HOLD w stanie wysokim przez pięć kroków, częstotliwość zegarowa TCK musi wynosić co najmniej pięć razy liczba bitów skanowania podzielona przez maksymalny czas podtrzymywania, t_hold,max.

Tabela poniżej pokazuje kolejność skanowania pomiędzy TDI a TDO, gdy zostaje wybrany łańcuch skanowania ścieżki krawędziowej jako ścieżka danych. Bit 0 oznacza najmłodszy bit LSB, który jest wsuwany jako pierwszy do łańcucha skanowania i wysuwany z niego jako pierwszy. Kolejność skanowania stara się zachować kolejność końcówek w obudowie mikrokontrolera. Stąd  bity portu A są skanowane w odwrotnej kolejności bitów stosunku do pozostałych portów. Wyjątkami od tych reguł są łańcuchy skanowania dla obwodów analogowych. które stanowią najbardziej znaczące bity łańcucha skanowania bez względu na fizyczne końcówki, z którymi są połączone.

Na przedstawionym poprzednio rysunku komórki skanowania ścieżki krawędziowej (który umieściliśmy powyżej dla przypomnienia) PXn.Data odpowiada FF0, PXn.Control odpowiada FF1 i PXn.Pullup_Enable odpowiada FF2. Bity 2, 3, 4 i 5 portu C nie występują w łańcuchu skanowania, ponieważ końcówki te tworzą końcówki TAP, gdy JTAG zostaje uaktywniony.

Oprogramowanie do automatycznego generowania testów używa standardowego formatu dla plików opisujących układy posiadające zaimplementowane skanowanie ścieżki krawędziowej. W plikach tych stosowany jest język opisu skanowania ścieżki krawędziowej (ang. Boundary-scan Description Language, BSDL). W opisie jest zawarta kolejność oraz funkcja bitów w rejestrze danych skanowania ścieżki krawędziowej (ang. Boundary-scan Data Register). Dla mikrokontrolera ATmega32 dostępny jest odpowiedni plik BSDL.