Serwis Edukacyjny w I-LO w Tarnowie Materiały dla uczniów liceum |
Wyjście Spis treści Wstecz Dalej Autor artykułu: mgr Jerzy Wałaszek |
©2024 mgr Jerzy Wałaszek |
https://www.microchip.com/about-us/legal-information/copyright-usage-guidelines
Oba liczniki 0 i 1 korzystają wspólnie z tego
samego modułu preskalera, lecz każdy z nich może posiadać własne
ustawienia preskalera. Poniższy opis odnosi się do obu
timerów/liczników 0 i 1. |
Tn jest używane jako nazwa ogólna,
Preskaler pracuje niezależnie od modułu wyboru zegara dla timera/licznika i
jest współdzielony przez timery/liczniki 0 i 1. Ponieważ na preskaler nie wpływa
wybór zegara dla timera/licznika, stan preskalera może powodować różne
implikacje w sytuacjach, gdzie jest używany zegar preskalera. Jeden z przykładów
artefaktów preskalera występuje, gdy timer zostaje uaktywniony i taktowany przez
przez preskaler
Możliwe jest użycie zerowania preskalera do synchronizowania timera/licznika z wykonywaniem programu. Jednakże należy podjąć środki ostrożności, jeśli drugi timer/licznik współdzielący ten sam preskaler również korzysta z preskalowania. Reset preskalera wpłynie na okres taktowania wszystkich timerów/liczników, do których jest on podłączony.
Źródło zewnętrznego sygnału zegarowego przyłożonego do końcówek T0/T1 może być używane jako zegar dla timerów/liczników (clkT1/clkT0). Stan końcówki T0/T1 jest próbkowany w każdym cyklu zegara systemowego przez układ logiczny synchronizacji końcówki. Zsynchronizowany (próbkowany) sygnał następnie przechodzi przez detektor zbocza. Poniższy rysunek pokazuje schemat blokowy układu logicznego synchronizacji i detektora zbocza dla końcówki T0/T1. Rejestry są taktowane przy zboczu dodatnim (0 → 1) wewnętrznego zegara systemowego (clkI/O). Przerzutnik latch jest przezroczysty w górnym okresie wewnętrznego zegara systemowego.
Detektor zbocza generuje
jeden impuls clkT1/clkT0 dla każdego
dodatniego
Układ logiczny synchronizacji i detektora zbocza wprowadza
opóźnienie od 2,5 do 3,5 cykli zegara systemowego od momentu
pojawienia się zbocza na końcówce T0/T1 do aktualizacji
licznika. Włączanie i wyłączanie wejścia zegarowego musi być
wykonywane, gdy T0/T1 jest stabilne przynajmniej przez jeden
cykl zegara systemowego, inaczej istnieje ryzyko generacji
fałszywego impulsu zegarowego timera/licznika. Każdy półokres
zewnętrznego zegara musi być dłuższy od jednego cyklu zegara
systemowego, aby zapewnić poprawne próbkowanie. Należy
zagwarantować, aby częstotliwość zegara zewnętrznego była
mniejsza od połowy częstotliwości zegara systemowego
Zewnętrzne źródło zegarowe nie może być preskalowane.
Bit | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |
0x23 (0x43) | – | – | – | – | – | – | – | PSR10 | GTCCR |
Zapis/Odczyt | O | O | O | O | O | O | O | Z/O | |
Wartość początkowa | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
Te bity są zarezerwowane w ATtiny2313A/4313 i przy odczycie zawsze dają wartość zero.
Gdy ten bit ma wartość jeden, resetowany jest preskaler timerów/liczników. Ten bit normalnie zostaje natychmiast wyzerowany sprzętowo. Zwróć uwagę, iż oba timery/liczniki 0 i 1 współdzielą ten sam preskaler i jego wyzerowanie wpłynie jednocześnie na oba liczniki.
Zespół Przedmiotowy Chemii-Fizyki-Informatyki w I Liceum Ogólnokształcącym im. Kazimierza Brodzińskiego w Tarnowie ul. Piłsudskiego 4 ©2024 mgr Jerzy Wałaszek |
Materiały tylko do użytku dydaktycznego. Ich kopiowanie i powielanie jest dozwolone
pod warunkiem podania źródła oraz niepobierania za to pieniędzy.
Pytania proszę przesyłać na adres email:
Serwis wykorzystuje pliki cookies. Jeśli nie chcesz ich otrzymywać, zablokuj je w swojej przeglądarce.
Informacje dodatkowe.