Serwis Edukacyjny
w I-LO w Tarnowie
obrazek

Materiały dla uczniów liceum

  Wyjście       Spis treści       Wstecz       Dalej  

obrazek

Autor artykułu: mgr Jerzy Wałaszek
Konsultacje: Wojciech Grodowski, mgr inż. Janusz Wałaszek

©2021 mgr Jerzy Wałaszek
I LO w Tarnowie

obrazek

Mikrokontrolery

ATmega16

Porty we/wy

obrazek

Educational and Non-Profit Use of Copyrighted Material:

If you use Microchip copyrighted material solely for educational (non-profit) purposes falling under the “fair use” exception of the U.S. Copyright Act of 1976 then you do not need Microchip’s written permission. For example, Microchip’s permission is not required when using copyrighted material in: (1) an academic report, thesis, or dissertation; (2) classroom handouts or textbook; or (3) a presentation or article that is solely educational in nature (e.g., technical article published in a magazine).

https://www.microchip.com/about-us/legal-information/copyright-usage-guidelines

SPIS TREŚCI
Podrozdziały

obrazek

Wprowadzenie

W rozdziale pojawiają się terminy angielskie Input Capture oraz Output Compare. Nie tłumaczyłem ich, ponieważ w języku polskim brak jest dobrych odpowiedników.

Termin Input Capture oznacza reakcję na zdarzenia, które mogą się pojawić w trakcie pracy mikrokontrolera. Reakcja ta polega na zapisaniu czasu wystąpienia tego zdarzenia, czyli na Rejestracji Czasu Zdarzenia Wejściowego. Odbywa się to w ten sposób, iż w momencie wykrycia zdarzenia (np. zmiany poziomu sygnału na określonej końcówce mikrokontrolera) następuje zapamiętanie w osobnym rejestrze stanu timera/licznika (stąd słowo Capture, które po angielsku oznacza "przechwycenie" lub "zarejestrowanie"). Stan ten jest znacznikiem czasu (ang. time-stamp), w którym wystąpiło zdarzenie i może być w różny sposób wykorzystywany w aplikacji.

Termin Output Compare odnosi się do zmiany stanu wybranej końcówki, jeśli wewnętrzny licznik odmierzy odpowiedni czas. Odbywa się to w ten sposób, iż stan licznika jest porównywany z rejestrem przechowującym znacznik czasu. Gdy licznik osiągnie wartość znacznika czasu, występuje zgodność porównania (ang. Compare Match) i w tym momencie mikrokontroler może wykonać różne operacje, np. zmienić stan logiczny określonej końcówki. Pozwala to generować różne przebiegi czasowe.

Wszystkie porty AVR posiadają możliwość pracy jako wejście lub wyjście danych, gdy używa się ich jako ogólne, cyfrowe porty wejścia/wyjścia. Oznacza to, iż kierunek pracy jednego portu (wejście lub wyjście) można zmieniać bez ryzyka niezamierzonej zmiany kierunku innych portów za pomocą instrukcji SBI i CBI. To samo dotyczy stanów wyjściowych (jeśli dany port pracuje jako wyjście) lub włączania/wyłączania oporników podciągających (ang. pull-up resistors). Każdy z buforów wyjściowych posiada symetryczne charakterystyki obciążenia z możliwością pochłaniania lub wyprowadzania prądu. Porty posiadają wystarczającą obciążalność do sterowania bezpośrednio wyświetlaczami LED. Wszystkie porty posiadają indywidualnie wybierane oporniki podciągające o oporności niezależnej od napięcia zasilającego. Wszystkie końcówki we/wy posiadają diody zabezpieczające zarówno do VCC jak i do masy, co zaznaczono na rysunku poniżej. Kompletną listę parametrów znajdziesz w rozdziale "Charakterystyki elektryczne".

obrazek

Wszystkie rejestry i odwołania do bitów w tym rozdziale są zapisane w sposób ogólny. Mała litera “x” reprezentuje literową nazwę portu, a mała litera "n" reprezentuje numer bitu. Jednakże, gdy stosuje się definicje rejestru lub bitu w programie, należy stosować precyzyjną postać nazwy. Na przykład PORTB3 dla bitu nr 3 w porcie B, tutaj ogólnie zapisanego jako PORTxn. Fizyczne rejestry we/wy i pozycje ich bitów opisane są dalej w tym rozdziale.

Dla każdego portu przydzielone są trzy adresy w pamięci we/wy, po jednym dla rejestru danych – PORTx (ang. Data Register), dla rejestru kierunku danych – DDRx (ang. Data Direction Register)   i dla rejestru portu wejściowego – PINx (ang. Port Input Pins). Rejestr portu wejściowego znajduje się w komórce pamięci we/wy, której zawartość można tylko odczytywać, natomiast pozostałe komórki portów danych i można odczytywać i zapisywać. Dodatkowo bit wyłączania oporników podciągających PUD (ang. Pull-up Disable) w rejestrze SFIOR po ustawieniu na jeden wyłącza funkcję podciągania dla wszystkich końcówek  we wszystkich portach.

Użycie portu we/wy jako ogólnego portu cyfrowego opisane jest w następnym podrozdziale. Większość końcówek portów jest multipleksowana z alternatywnymi funkcjami mikrokontrolera, co opisano w podrozdziale "Alternatywne funkcje Portu". Opis tych funkcji znajdziesz w dalszych rozdziałach.

Zauważ, iż włączenie alternatywnej funkcji na niektórych wyprowadzeniach portu nie wpływa na używanie innych wyprowadzeń w porcie jako ogólnego cyfrowego we/wy.

Na początek:  podrozdziału   strony 

Porty jako ogólne, cyfrowe we/wy

Porty są dwukierunkowymi portami we/wy z opcjonalnymi, wewnętrznymi opornikami podciągającymi. Poniższy rysunek pokazuje funkcjonalny opis jednej z końcówek portu we/wy, tutaj ogólnie zwanej Pxn:

Uwaga: 1. WPx, WDx, RRx, RPx, i RDx są wspólne dla wszystkich końcówek w obrębie tego samego portu. clkI/O, SLEEP i PUD są wspólne dla wszystkich portów.


Konfigurowanie końcówki

Każda końcówka portu składa się z trzech bitów rejestrowych: DDxn, PORTxn i PINxn. Jak pokazano w podrozdziale "Opis rejestrów" bity DDxn są dostępne pod adresem we/wy DDRx, bity PORTxn pod adresem we/wy PORTx, a bity PINxn pod adresem we/wy PINx.

Bit DDxn w rejestrze DDRx wybiera kierunek pracy tej końcówki. Jeśli w DDxn jest zapisany stan logiczny 1, to Pxn zostaje skonfigurowane jako wyjście. Jeśli DDxn jest wyzerowane,, Pxn jest skonfigurowane jako końcówka wejścia.

Jeśli w PORTxn zostanie zapisany stan logiczny 1, gdy ta końcówka pracuje jako wejście, to uaktywniony będzie opornik podciągający. Aby wyłączyć opornik podciągający, należy wpisać do PORTxn zero lub skonfigurować tę końcówkę jako końcówkę wyjścia. Gdy warunek resetu staje się aktywny, końcówki portu przechodzą w stan wysokiej rezystancji, nawet jeśli nie pracuje żaden zegar.

Jeśli w PORTxn zostanie zapisany stan logiczny 1, gdy końcówka ta jest skonfigurowana jako końcówka wyjścia, to zostaje ona wysterowana w stan wysoki 1. Jeśli do PORTxn zostanie wpisane zero logiczne, gdy końcówka pracuje jako wyjście, to zostanie ona wysterowana w stan niski 0.

Gdy występuje przełączenie pomiędzy stanem wysokiej impedancji ({DDxn, PORTxn} = 0b00) a wyjściem w stanie wysokim 1 ({DDxn, PORTxn} = 0b11), musi pojawić się stan pośredni albo z włączonym opornikiem podciągającym ({DDxn, PORTxn} = 0b01), albo z wyjściem w stanie niskim ({DDxn, PORTxn} = 0b10). Zwykle stan z włączonym opornikiem podciągającym jest w pełni akceptowalny, ponieważ środowisko z wysoką impedancją nie zauważy różnicy pomiędzy mocnym wysterowaniem w stan wysoki a podciągnięciem za pomocą opornika. Jeśli tak nie jest, to można ustawić bit PUD w rejestrze SFIOR w celu wyłączenia oporników podciągających we wszystkich portach.

Przełączenie pomiędzy wejściem z podciąganiem oraz wyjściem w stanie niskim daje ten sam problem. Użytkownik musi użyć albo stanu wysokiej impedancji ({DDxn, PORTxn} = 0b00), albo wysokiego stanu wyjściowego ({DDxn, PORTxn} = 0b10) w kroku pośrednim. Poniższa tabela podsumowuje sygnały sterujące dla wartości sygnału na końcówce portu:

DDxn PORTxn PUD
(w SFIOR)
we/wy Podciąganie Komentarz
0 0 X Wejście Nie Stan wysokiej impedancji (Hi-Z)
0 1 0 Wejście Tak Pxn będzie wyprowadzać prąd, gdy zewnętrznie wysterowane stanem niskim
0 1 1 Wejście Nie Stan wysokiej impedancji (Hi-Z)
1 0 X Wyjście Nie Wyjście w stanie niskim (pobieranie prądu)
1 1 X Wyjście Nie Wyjście w stanie wysokim (wyprowadzanie prądu)

Odczyt wartości końcówki

Niezależnie od ustawienia bitu kierunku danych DDxn końcówka portu może być odczytywana poprzez bit rejestrowy PINxn. Jak pokazano na schemacie z początku podrozdziału bit rejestrowy PINxn i poprzedzający go przerzutnik latch tworzą synchronizator. Jest on potrzebny, aby uniknąć metastabilności, jeśli fizyczna końcówka zmienia wartość w pobliżu zbocza wewnętrznego zegar, lecz wprowadza on również pewne opóźnienie.

Poniższy rysunek pokazuje wykres czasowy synchronizacji, gdy odczytywany jest stan logiczny przykładany zewnętrznie do końcówki portu. Maksymalne i minimalne czasy opóźnień propagacyjnych są oznaczone odpowiednio jako tpd,max i tpd,min.

obrazek

Rozważmy sytuację, gdy okres zegarowy rozpoczyna się tuż za pierwszą opadającą krawędzią zegara systemowego. Przerzutnik latch jest zatrzaśnięty przy niskim poziomie sygnału zegarowego, a staje się przezroczysty (na wyjściu pojawia się sygnał z wejścia D), gdy sygnał zegara przyjmuje stan wysoki, co pokazuje na powyższym wykresie zakreskowany na czerwono obszar. Gdy sygnał zegara wróci do stanu niskiego, wartość sygnału z wejścia zostaje zatrzaśnięta w przerzutniku latch. Przy następnej krawędzi narastającej zegara stan wyjścia Q przerzutnika latch zostaje przepisany do bitu rejestru PINxn. Jak pokazują czasy tpd,max i tpd,min, przejście sygnału z końcówki do bitu portu PINxn będzie opóźnione o czas pomiędzy ½ a 1½ okresu zegara systemu.

Gdy odczytywana jest wartość końcówki portu ustawiona programowo, należy wstawić instrukcję NOP, jak pokazano na poniższym wykresie. Instrukcja OUT ustawia przerzutnik latch przy dodatniej krawędzi zegara (przejście z 0 na 1). W tym przypadku opóźnienie tpd wprowadzane przez synchronizator wynosi jeden okres zegara systemowego.

obrazek

Poniższy przykład kodu pokazuje, jak ustawić końcówki portu B 0 i 1 w stan wysoki, 2 i 3 w stan niski, i zdefiniować końcówki 4...7 jako wejścia z opornikiem podciągającym podpiętym do końcówek 6 i 7. Końcówki są odczytywane z powrotem, lecz jak przedyskutowano poprzednio, została wstawiona instrukcja NOP, aby móc odczytać wartość poprzednio przypisaną do niektórych z końcówek.
Przykład w kodzie maszynowym(1)
    ...
    ; Zdefiniuj podciąganie i ustaw wyjścia w stan wysoki
    ; Zdefiniuj kierunki dla końcówek portu
    ldi r16,(1<<PB7)|(1<<PB6)|(1<<PB1)|(1<<PB0)
    ldi r17,(1<<DDB3)|(1<<DDB2)|(1<<DDB1)|(1<<DDB0)
    out PORTB,r16
    out DDRB,r17
    ; Wstaw NOP dla synchronizacji
    nop
    ; Odczytaj końcówki portu
    in r16,PINB
    ...
Przykład w języku C
unsigned char i;
    ...
    /* Zdefiniuj podciąganie i ustaw wyjścia w stan wysoki */
    /* Zdefiniuj kierunki dla końcówek portu */
    PORTB = (1<<PB7)|(1<<PB6)|(1<<PB1)|(1<<PB0);
    DDRB = (1<<DDB3)|(1<<DDB2)|(1<<DDB1)|(1<<DDB0);
    /* Wstaw NOP dla synchronizacji */
    _NOP();
    /* Odczytaj końcówki portu */
    i = PINB;
    ...
Uwaga: 1. W programie asemblerowym używane są dwa rejestry tymczasowe w celu zminimalizowania czasu użycia oporników podciągających na końcówkach 0, 1, 6 i 7, aż zostaną właściwie ustawione bity kierunku, definiując bity 2 i 3 jako stan niski oraz redefiniując bity 0 i 1 jako mocno wysterowane w stan wysoki.


Uaktywnienienie wejścia cyfrowego a tryby uśpienia

Jak pokazano na schemacie z początku rozdziału, wejściowy sygnał cyfrowy może zostać zwarty do masy przed wejściem bramki Schmitta:

obrazek

Sygnał oznaczony na tym rysunku jako SLEEP jest ustawiany przez sterownik usypiania mikrokontrolera w trybie wyłączania napięcia oraz w trybie gotowości, aby uniknąć wysokiego poboru energii, jeśli jakieś sygnały wejściowe pozostawiono w stanie pośrednim np. w pobliżu wartości VCC/2. Sygnał SLEEP zostaje anulowany dla końcówek portu aktywowanych jako końcówki przerwań zewnętrznych. Jeśli żądanie przerwania zewnętrznego nie jest włączone, to sygnał SLEEP jest aktywny również dla tych końcówek.

Sygnał SLEEP jest również anulowany przez różne inne funkcje alternatywne, jak opisano w kolejnym podrozdziale.

Jeśli wysoki stan logiczny utrzymuje się na końcówce asynchronicznego przerwania zewnętrznego skonfigurowanej jako "przerwanie przy narastającym zboczu, opadającym zboczu lub zmianie stanu końcówki", gdy przerwanie zewnętrzne nie jest uaktywnione, to odpowiadający tej końcówce znacznik przerwania zewnętrznego zostanie ustawiony, gdy mikrokontroler wybudzi się z powyżej wspomnianego trybu uśpienia, ponieważ zwarcie do masy w tych trybach uśpienia powoduje zmianę stanu logicznego.

Niepodłączone końcówki

Jeśli niektóre końcówki są nieużywane, to zaleca się, aby te końcówki posiadały zdefiniowany poziom. Nawet jeśli większość wejść cyfrowych jest wyłączona w głębokich trybach uśpienia, jak opisano powyżej, niepodłączonych wejść należy unikać, aby zmniejszyć pobór prądu we wszystkich innych trybach, gdzie cyfrowe wejścia są włączone (reset, tryb aktywny i tryb bezczynności).

Najprostszą metodą zapewnienia zdefiniowanego poziomu nieużywanej końcówki jest włączenie wewnętrznych oporników podciągających. W tym wypadku opornik podciągający będzie wyłączony podczas resetu. Jeśli niski pobór prądu podczas resetu jest ważny, to zaleca się użycie zewnętrznych oporników podciągających w górę lub w dół (dołączonych do Vcc lub do GND). Nie jest zalecane bezpośrednie podłączanie nieużywanych końcówek do Vcc lub do GND, ponieważ może to spowodować pobór nadmiernego prądu, jeśli końcówka zostanie przypadkowo skonfigurowana jako wyjście.

Na początek:  podrozdziału   strony 

Alternatywne funkcje portów

Większość końcówek portów posiada funkcje alternatywne oprócz ogólnego wejścia/wyjścia cyfrowego. Rysunek poniżej pokazuje, jak sygnały sterujące końcówkami portu z uproszczonego rysunku z poprzedniego podrozdziału mogą zostać zastąpione funkcjami alternatywnymi:

PUOExn: Pxn PULL-UP OVERRIDE ENABLE
włączenie anulacji opornika podciągającego dla Pxn
       PUD: PULLUP DISABLE
wyłączenie funkcji podciągania
PUOVxn: Pxn PULL-UP OVERRIDE VALUE
stan opornika podciągającego dla Pxn po anulacji
  WDx: WRITE DDRx
zapis DDRx
DDOExn: Pxn DATA DIRECTION OVERRIDE ENABLE
włączenie anulacji kierunku danych dla Pxn
  RDx: READ DDRx
odczyt DDRx
DDOVxn: Pxn DATA DIRECTION OVERRIDE VALUE
kierunek danych dla Pxn po anulacji
  RRx: READ PORTx REGISTER
odczyt rejestru PORTx
PVOExn: Pxn PORT VALUE OVERRIDE ENABLE
włączenie anulacji stanu wyjściowego portu Pxn
  WRx WRITE PORTx
zapis rejestru PORTx
PVOVxn: Pxn PORT VALUE OVERRIDE VALUE
stan wyjściowy portu Pxn po anulacji
  RPx: READ PORTx PIN
odczyt końcówki PORTx
DIEOExn: Pxn DIGITAL INPUT-ENABLE OVERRIDE ENABLE
włączenie anulacji włączenia wejścia cyfrowego dla Pxn
  WPx: WRITE PINx
zapis PINx
DIEOVxn:  Pxn DIGITAL INPUT-ENABLE OVERRIDE VALUE
stan włączenia wejścia cyfrowego Pxn po anulacji
  clkI/O:  I/O CLOCK
zegar we/wy
SLEEP sterowanie uśpieniem   DIxn: DIGITAL INPUT PIN n ON PORTx
końcówka wejścia cyfrowego w PORTx
      AIOxn: ANALOG INPUT/OUTPUT PIN n ON PORTx
końcówka n we/wy analogowego w PORTx
Uwaga: Sygnały WPx, WDx, RRx, RPx i RDx są wspólne dla wszystkich końcówek wewnątrz tego samego portu. Sygnały clkI/O, SLEEP i PUD są wspólne dla wszystkich portów. Wszystkie pozostałe sygnały są indywidualne dla każdej końcówki.

Ilustracja na powyższym obrazku służy jako ogólny opis, który odnosi się do wszystkich końcówek portów w rodzinie mikrokontrolerów AVR. Niektóre sygnały anulujące mogą nie występować we wszystkich końcówkach portów.

Poniższa tabela podsumowuje funkcje sygnałów anulujących. Indeksy końcówek i portów z obrazka powyżej nie będą pokazywane w następnych tabelach. Sygnały anulujące są generowane wewnętrznie w modułach posiadających alternatywną funkcję.

Nazwa sygnału Pełna nazwa Opis
PUOE Pull-up Override Enable
włączenie anulacji opornika podciągającego
Jeśli sygnał ten ma wysoki poziom logiczny, to sterowanie przyłączaniem opornika podciągającego jest kontrolowane przez sygnał PUOV. Jeśli sygnał ten ma niski stan logiczny, to opornik podciągający zostanie podłączony do linii portu, gdy {DDxn, PORTxn, PUD} = 0b010.
PUOV Pull-up Override Value
stan opornika podciągającego po anulacji
Jeśli PUOE jest w stanie wysokim, to opornik podciągający jest podłączany/odłączany przez stan sygnału PUOV bez względu na ustawienie DDxn, PORTxn i bitu PUD.
DDOE Data Direction  Override Enable
włączenie anulacji kierunku danych
Jeśli sygnał ten ma stan wysoki, kierunek działania portu jest kontrolowany przez sygnał DDOV. Jeśli ten sygnał ma stan niski, to kierunkiem pracy portu steruje bit rejestrowy DDxn.
DDOV Data Direction Override Value
kierunek danych po anulacji
Jeśli DDOE ma stan wysoki, to kierunkiem pracy portu steruje sygnał DDOV bez względu na ustawienie bitu rejestrowego DDxn.
PVOE Port Value Override Enable
włączenie anulacji stanu wyjściowego portu
Jeśli sygnał ten ma stan wysoki i aktywne jest wyjście portu, to stan na tym wyjściu kontroluje sygnał PVOV. Jeśli PVOE ma stan niski i wyjście portu jest aktywne, to stan na tym wyjściu określa bit rejestrowy PORTxn.
PVOV Port Value Override Value
stan wyjścia portu po anulacji
Jeśli PVOE jest w stanie wysokim, to stan wyjścia portu (jeśli port pracuje jako wyjście) określa PVOV, bez względu na ustawienie bitu rejestrowego PORTxn.
DIEOE Digital Input Enable Override Enable
włączenie anulacji włączenia wejścia cyfrowego
Jeśli sygnał ten jest ustawiony, to włączanie/wyłączanie wejścia cyfrowego jest kontrolowane stanem sygnału DIEOV. Jeśli sygnał DIEOE ma stan niski to włączanie/wyłączanie wejścia cyfrowego określa stan mikrokontrolera (tryb normalny, tryb uśpienia).
DIEOV Digital Input Enable Override Value
stan włączenia wejścia cyfrowego po anulacji
Jeśli sygnał DIEOE jest ustawiony, to wejście cyfrowe jest włączane/wyłączane stanem sygnału DIEOV, bez względu na stan mikrokontrolera (tryb normalny, tryb uśpienia).
DI Digital Input
wejście cyfrowe
Jest to wejście cyfrowe dla alternatywnych funkcji. Na rysunku powyżej jest ono połączone z wyjściem bramki Schmitta przed synchronizatorem. O ile wejście cyfrowe nie będzie używane jako źródło zegarowe, moduł z alternatywną funkcją będzie korzystał ze swojego własnego synchronizatora.
AIO Analog Input/Output
wejście/wyjście analogowe
Jest to analogowe wejście/wyjście dla alternatywnych funkcji. Sygnał jest bezpośrednio podłączony do końcówki mikrokontrolera i może być używany w obu kierunkach.

Kolejne podrozdziały krótko opisują alternatywne funkcje dla każdego portu oraz łączą sygnały anulujące z tymi funkcjami. Więcej szczegółów znajdziesz w opisie funkcji alternatywnych w dalszych rozdziałach.


SFIOR – Special Function IO Register – Rejestr funkcji specjalnych

Bit 7 6 5 4 3 2 1 0  
0x30 (0x50) ADTS2 ADTS1 ADTS0 ACME PUD PSR2 PSR10 SFIOR
Zapis/Odczyt Z/O Z/O Z/O O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

Bit 2 – PUD: Pull-up Disable – Wyłączenie oporników podciągających

Gdy ten bit zostanie zapisany logiczną jedynką, oporniki podciągające w portach we/wy są wyłączone, nawet jeśli rejestry DDxn i PORTxn skonfigurowano do włączenia tych oporników ({DDxn, PORTxn} = 0b01). Zobacz do podrozdziału "Konfigurowanie końcówki".

Alternatywne funkcje portu A

Alternatywną funkcją portu A są wejścia analogowe dla przetwornika A/C. Jeśli niektóre z końcówek portu A są skonfigurowane jako wyjścia, to ważne jest, aby na nich nie występowało przełączanie poziomów logicznych podczas trwania konwersji w przetworniku A/C. To mogłoby zafałszować wynik konwersji.

Końcówka portu Funkcja alternatywna
PA7 ADC7 (kanał wejściowy 7 dla przetwornika A/C)
PA6 ADC6 (kanał wejściowy 6 dla przetwornika A/C)
PA5 ADC5 (kanał wejściowy 5 dla przetwornika A/C)
PA4 ADC4 (kanał wejściowy 4 dla przetwornika A/C)
PA3 ADC3 (kanał wejściowy 3 dla przetwornika A/C)
PA2 ADC2 (kanał wejściowy 2 dla przetwornika A/C)
PA1 ADC1 (kanał wejściowy 1 dla przetwornika A/C)
PA0 ADC0 (kanał wejściowy 0 dla przetwornika A/C)

Poniższe tabele odwzorowują funkcje alternatywne portu A w zależności od sygnałów sterujących.

Nazwa sygnału PA7/ADC7 PA6/ADC6 PA5/ADC5 PA4/ADC4
PUOE 0 0 0 0
PUOV 0 0 0 0
DDOE 0 0 0 0
DDOV 0 0 0 0
PVOE 0 0 0 0
PVOV 0 0 0 0
DIEOE 0 0 0 0
DIEOV 0 0 0 0
DI
AIO Wejście ADC7 Wejście ADC6 Wejście ADC5 Wejście ADC4
Nazwa sygnału PA3/ADC3 PA2/ADC2 PA1/ADC1 PA0/ADC0
PUOE 0 0 0 0
PUOV 0 0 0 0
DDOE 0 0 0 0
DDOV 0 0 0 0
PVOE 0 0 0 0
PVOV 0 0 0 0
DIEOE 0 0 0 0
DIEOV 0 0 0 0
DI
AIO Wejście ADC3 Wejście ADC2 Wejście ADC1 Wejście ADC0

Alternatywne funkcje portu B

Końcówka portu Funkcja alternatywna
PB7 SCK (Zegar szeregowy magistrali SPI)
PB6 MISO (Wejście Master/Wyjście Slave magistrali SPI)
PB5 MOSI (Wyjście Master/Wejście Slave magistrali SPI)
PB4 SS (Wejście wyboru układu Slave SPI)
PB3 AIN1 (Wejście odwracające komparatora analogowego)
OC0 (Wyjście zgodności porównania Output Compare timera/licznika 0)
PB2 AIN0 (Wejście nieodwracające komparatora analogowego)
INT2 (Wejście zewnętrznego przerwania 2)
PB1 T1 (Zewnętrzne wejście timera/licznika 1)
PB0 T0 (Zewnętrzne wejście timera/licznika 0)
XCK (Wejście/wyjście zewnętrznego zegara USART)

Alternatywna konfiguracja końcówek portu B jest następująca:

SCK – Port B, Bit 7

SCK: wyjście zegarowe z układu Master, końcówka wejścia zegarowego układu Slave dla kanału SPI. Gdy moduł SPI zostanie włączony w trybie Slave, to końcówka ta zostaje automatycznie skonfigurowana jako wejście bez względu na ustawienie bitu DDB7 w rejestrze kierunku danych portu B – DDRB. Gdy SPI pracuje w trybie Master, to kierunek danych tej końcówki jest kontrolowany przez bit DDB7. Gdy końcówka ma wymuszoną przez SPI pracę w trybie wejścia, to jej opornik podciągający można wciąż kontrolować bitem PORTB7 rejestru PORTB.

MISO – Port B, Bit 6

MISO: wejście danych SPI dla układu Master, wyjście danych dla układu Slave w kanale SPI (ang. Master Data input, Slave Data output pin). Gdy moduł SPI zostaje włączony w trybie Master, końcówka ta staje się wejściem bez względu na ustawienie bitu DDB6 w rejestrze kierunku danych portu B – DDRB. Gdy SPI pracuje w trybie Slave, kierunek przesyłu danych na tej końcówce jest kontrolowany bitem DDB6. Gdy końcówka jest wymuszana przez SPI do pracy jako wejście, opornik podciągający wciąż można kontrolować bitem PORTB6 rejestru PORTB.

MOSI – Port B, Bit 5

MOSI: Wyjście danych SPI dla układu Master, wejście danych dla układu Slave w kanale SPI (ang. Master Data output, Slave Data input). Gdy moduł SPI jest uaktywniony w trybie Slave, końcówka ta zostaje skonfigurowana jako wejście niezależnie od ustawienia bitu DDB5 w rejestrze kierunku danych portu B – DDRB. Gdy SPI pracuje w trybie Master, kierunek danych tej końcówki jest kontrolowany bitem DDB5. Gdy końcówka jest zmuszona przez SPI do pracy jako wejście, opornik podciągający wciąż można kontrolować bitem PORTB5 rejestru PORTB.

SS – Port B, Bit 4

SS:Wejście wyboru układu Slave (ang. Slave Select).  Gdy moduł SPI jest uaktywniony w trybie Slave, końcówka ta zostaje skonfigurowana jako wejście niezależnie od ustawienia bitu DDB4 w rejestrze kierunku danych portu B – DDRB. W trybie Slave moduł SPI zostaje uaktywniony, gdy końcówka ta zostaje wysterowana stanem niskim. Gdy SPI pracuje w trybie Master, kierunek danych tej końcówki jest kontrolowany bitem DDB4. Gdy końcówka jest zmuszona przez SPI do pracy jako wejście, opornik podciągający wciąż można kontrolować bitem PORTB4 rejestru PORTB.

AIN1/OC0 – Port B, Bit 3

AIN1: Wejście odwracające komparatora analogowego (ang. Analog Comparator Negative Input). Skonfiguruj końcówkę portu jako wejście z odłączonym opornikiem podciągającym, aby uniknąć wpływu cyfrowej funkcji portu na działanie komparatora analogowego.

OC0: Wyjście zgodności Output Compare. Końcówka PB3 może służyć jako zewnętrzne wyjście zgodności porównania w timerze/liczniku 0. Końcówkę należy skonfigurować jako wyjście (ustawiony bit DDB3), aby służyła tej funkcji. Końcówka OC0 jest również końcówką wyjściową dla funkcji trybu PWM timera.

AIN0/INT2 – Port B, Bit 2

AIN0: Wejście nieodwracające komparatora analogowego (ang. Analog Comparator Positive Input). Skonfiguruj końcówkę portu jako wejście z odłączonym opornikiem podciągającym, aby uniknąć wpływu cyfrowej funkcji portu na działanie komparatora analogowego.

INT2: Zewnętrzne źródło przerwania 2 (ang. External Interrupt Source 2). Końcówka PB2 może służyć jako źródło przerwania zewnętrznego dla mikrokontrolera.

T1 – Port B, Bit 1

T1: Źródło impulsów do zliczania dla timera/licznika 1 (ang. Timer/Counter1 Counter Source).

T0/XCK – Port B, Bit 0

T0: Źródło impulsów do zliczania dla timera/licznika 0 (ang. Timer/Counter0 Counter Source).

XCK: Zewnętrzny zegar modułu USART (ang. USART External Clock). Bit DDB0 rejestru kierunku danych DDRB kontroluje czy zegar jest wyprowadzany (bit DDB0 ustawiony), czy wprowadzany (bit DDB0 wyzerowany). Końcówka XCK jest aktywna tylko wtedy, gdy moduł USART pracuje w trybie synchronicznym.

Poniższe tabelki relacje pomiędzy alternatywnymi funkcjami portu B a sygnałami anulującymi pokazanymi na rysunku z początku podrozdziału. Wejście SPI MSTR i wyjście SPI SLAVE tworzą sygnał MISO, natomiast MOSI jest rozdzielony na wyjście SPI MSTR i wejście SPI SLAVE.

Poniższe tabele odwzorowują funkcje alternatywne portu B w zależności od sygnałów sterujących.

Nazwa sygnału PB7/SCK PB6/MISO PB5/MOSI PB4/SS
PUOE SPE • MSTR SPE • MSTR SPE • MSTR SPE • MSTR
PUOV PORTB7 • PUD PORTB6 • PUD PORTB5 • PUD PORTB4 • PUD
DDOE SPE • MSTR SPE • MSTR SPE • MSTR SPE • MSTR
DDOV 0 0 0 0
PVOE SPE • MSTR SPE • MSTR SPE • MSTR 0
PVOV Wyjście SCK Wyjście SPI SLAVE Wyjście SPI MSTR 0
DIEOE 0 0 0 0
DIEOV 0 0 0 0
DI Wejście SCK Wejście SPI MSTR Wejście SPI SLAVE SPI SS
AIO
Nazwa sygnału PB3/OC0/AIN1 PB2/INT2/AIN0 PB1/T1 PB0/T0/XCK
PUOE 0 0 0 0
PUOV 0 0 0 0
DDOE 0 0 0 0
DDOV 0 0 0 0
PVOE Włączenie OC0 0 0 UMSEL
PVOV OC0 0 0 Wyjście XCK
DIEOE 0 Włączenie INT2 0 0
DIEOV 0 0 0 0
DI Wejście INT2 Wejście T1 Wejście XCK/Wejście T0
AIO Wejście AIN1 Wejście AIN0

Alternatywne funkcje portu C

Końcówki portu C z alternatywnymi funkcjami pokazuje poniższa tabelka. Jeśli został włączony interfejs JTAG, uaktywniane są oporniki podciągające na końcówkach PC5(TDI), PC3(TMS) i PC2(TCK), nawet jeśli wystąpi reset.

Końcówka portu Funkcja alternatywna
PC7 TOSC2 (końcówka 2 oscylatora timera)
PC6 TOSC1 (końcówka 1 oscylatora timera)
PC5 TDI (wejście danych testowych JTAG)
PC4 TDO (wyjście danych testowych JTAG)
PC3 TMS (wybór trybu testowego JTAG)
PC2 TCK (zegar testowy JTAG)
PC1 SDA (linia we/wy danych 2-przewodowej magistrali szeregowej)
PC0 SCL (linia zegarowa 2-przewodowej magistrali szeregowej)

Alternatywna konfiguracja końcówek portu C jest następująca:

TOSC2 – Port C, Bit 7

TOSC2, Końcówka 2 oscylatora timera. Gdy bit AS2 w rejestrze ASSR jest ustawiony w celu włączenia asynchronicznego taktowania timera/licznika 2, końcówka PC7 zostaje odłączona od portu i staje się wejściem odwracającym wzmacniacza oscylatora. W tym trybie oscylator kwarcowy jest podłączony do tej końcówki i nie może ona być używana jako końcówka we/wy.

TOSC1 – Port C, Bit 6

TOSC1: Końcówka 1 oscylatora timera. Gdy bit AS2 w rejestrze ASSR jest ustawiony w celu włączenia asynchronicznego taktowania timera/licznika 2, końcówka PC6 zostaje odłączona od portu i staje się wejściem odwracającym wzmacniacza oscylatora. W tym trybie oscylator kwarcowy jest podłączony do tej końcówki i nie może ona być używana jako końcówka we/wy.

TDI – Port C, Bit 5

TDI: Wejście danych testowych JTAG. Szeregowe dane wejściowe do wsunięcia do rejestru instrukcji lub do rejestru danych (łańcuchy skanowania). Gdy zostanie włączony interfejs JTAG, końcówka ta nie może być używana jako końcówka we/wy.

TDO – Port C, Bit 4

TDO: Wyjście danych testowych JTAG. Szeregowe dane wyjściowe z rejestru instrukcji lub z rejestru danych. Gdy zostanie włączony interfejs JTAG, końcówka ta nie może być używana jako końcówka we/wy. Końcówka TD0 znajduje się w stanie wysokiej impedancji, aż TAP potwierdzi wprowadzenie danych do wysunięcia.

TMS – Port C, Bit 3

TMS: Wybór trybu testowego JTAG. Ta końcówka jest używana do nawigacji poprzez automat stanu TAP kontrolera. Gdy interfejs JTAG zostaje uaktywniony, końcówki nie można używać jako końcówki we/wy.

TCK – Port C, Bit 2

TCK: Zegar testowy JTAG. Działanie JTAG jest synchroniczne z TCK. Gdy interfejs JTAG zostaje uaktywniony, końcówki nie można używać jako końcówki we/wy.

SDA – Port C, Bit 1

SDA: Dane 2-przewodowego interfejsu szeregowego. Gdy zostanie ustawiony bit TWEN w rejestrze TWCR w celu włączenia 2-przewodowego interfejsu szeregowego (ang. Two-wire Serial Interface), końcówka PC1 jest odłączana od portu i staje się końcówką we/wy danych szeregowych 2-przewodowego interfejsu szeregowego. W tym trybie końcówka otrzymuje filtr zakłóceń impulsowych, który eliminuje w sygnale wejściowym szpilki krótsze niż 50 ns, a końcówka jest wysterowywana przez drajwer z otwartym drenem z ograniczeniem szybkości zmian. Gdy końcówka jest wykorzystywana przez 2-przewodowy interfejs szeregowy, opornik podciągający wciąż można kontrolować bitem PORTC1 rejestru PORTC.

SCL – Port C, Bit 0

SCL: Zegar 2-przewodowego interfejsu szeregowego. Gdy zostanie ustawiony bit TWEN w rejestrze TWCR w celu włączenia 2-przewodowego interfejsu szeregowego, końcówka PC0 zostaje odłączona od portu i staje się końcówką we/wy zegara szeregowego. W tym trybie końcówka otrzymuje filtr zakłóceń impulsowych, który eliminuje w sygnale wejściowym szpilki krótsze niż 50 ns, a końcówka jest wysterowywana przez drajwer z otwartym drenem z ograniczeniem szybkości zmian. Gdy końcówka jest wykorzystywana przez 2-przewodowy interfejs szeregowy, opornik podciągający wciąż można kontrolować bitem PORTC0 rejestru PORTC.

Poniższe tabele odwzorowują funkcje alternatywne portu C w zależności od sygnałów sterujących.

Nazwa sygnału PC7/TOSC2 PC6/TOSC1 PC5/TDI PC4/TDO
PUOE AS2 AS2 JTAGEN JTAGEN
PUOV 0 0 1 0
DDOE AS2 AS2 JTAGEN JTAGEN
DDOV 0 0 0 SHIFT_IR + SHIFT_DR
PVOE 0 0 0 JTAGEN
PVOV 0 0 0 TDO
DIEOE AS2 AS2 JTAGEN JTAGEN
DIEOV 0 0 0 0
DI
AIO Wyjście T/C2 OSC Wejście T/C2 OSC TDI
Nazwa sygnału PC3/TMS PC2/TCK PC1/SDA PC0/SCL
PUOE JTAGEN JTAGEN TWEN TWEN
PUOV 1 1 PORTC1 • PUD PORTC0 • PUD
DDOE JTAGEN JTAGEN TWEN TWEN
DDOV 0 0 SDA_OUT SCL_OUT
PVOE 0 0 TWEN TWEN
PVOV 0 0 0 0
DIEOE JTAGEN JTAGEN 0 0
DIEOV 0 0 0 0
DI
AIO TMS TCK Wejście SDA Wejście SCL
Uwaga: 1. Po włączeniu 2-przewodowy interfejs szeregowy uaktywnia sprawdzanie szybkości narastania sygnału na końcówkach wyjściowych PC1 i PC0. Nie jest to pokazane na schemacie. Dodatkowo są wstawiane filtry zakłóceń impulsowych pomiędzy wyjściami AIO pokazanymi na schemacie portu a cyfrową logiką modułu TWI.

Alternatywne funkcje portu D

Końcówki portu D z alternatywnymi funkcjami pokazuje poniższa tabelka.

Końcówka portu Funkcja alternatywna
PD7 OC2 (wyjście zgodności porównania Output Compare timera/licznika 2)
PD6 ICP1 (końcówka Input Capture dla timera/licznika 1)
PD5 OC1A (wyjście zgodności porównania A Output Compare timera/licznika 1)
PD4 OC1B (wyjście zgodności porównania B Output Compare timera/licznika 1)
PD3 INT1 (wejście zewnętrznego przerwania 1)
PD2 INT0 (wejście zewnętrznego przerwania 0)
PD1 TXD (końcówka wyjściowa USART)
PD0 RXD (końcówka wejściowa USART)

Alternatywna konfiguracja końcówek portu D jest następująca:

OC2 – Port D, Bit 7

OC2: Wyjście zgodności porównania dla Output Compare w timerze/liczniku 2. Końcówka PD7 może służyć jako zewnętrzne wyjście dla Output Compare timera/licznika 2. Końcówkę należy skonfigurować jako wyjście (ustawiony bit DDD7 w rejestrze DDRD), aby służyła tej funkcji. Końcówka OC2 jest również końcówką wyjściową dla funkcji trybu PWM timera.

ICP1 – Port D, Bit 6

ICP1: Końcówka Input Capture. Końcówka PD6 może grać rolę końcówki Input Capture dla  timera/licznika 1.

OC1A – Port D, Bit 5

OC1A: Wyjście zgodności Output Compare A. Końcówka PD5 może służyć jako zewnętrzne wyjście Output Compare A timera/licznika 1. Końcówkę należy skonfigurować jako wyjście (ustawiony bit DDD5 w rejestrze DDRD), aby służyła tej funkcji. Końcówka OC1A jest również końcówką wyjściową dla funkcji trybu PWM timera.

OC1B – Port D, Bit 4

OC1B: Wyjście zgodności Output Compare B. Końcówka PD4 może służyć jako zewnętrzne wyjście Output Compare B timera/licznika 1. Końcówkę należy skonfigurować jako wyjście (ustawiony bit DDD4 w rejestrze DDRD), aby służyła tej funkcji. Końcówka OC1B jest również końcówką wyjściową dla funkcji trybu PWM timera.

INT1 – Port D, Bit 3

INT1: Źródło 1 przerwania zewnętrznego: końcówka PD3 może służyć jako źródło przerwań zewnętrznych.

INT0 – Port D, Bit 2

INT0: Źródło 0 przerwania zewnętrznego: końcówka PD2 może służyć jako źródło przerwań zewnętrznych.

TXD – Port D, Bit 1

TXD: Dane transmitowane (końcówka wyjścia danych dla USART). Gdy zostanie włączony nadajnik USART, końcówka ta będzie skonfigurowana jako wyjście bez względu na wartość bitu DDD1 rejestru DDRD.

RXD – Port D, Bit 0

RXD: Dane odbierane (końcówka wejścia danych dla USART). Gdy zostanie włączony odbiornik USART, końcówka ta będzie skonfigurowana jako wejście bez względu na wartość bitu DDD0  rejestru DDRD. Gdy USART wymusza tryb pracy końcówki jako wejście, opornik podciągający można wciąż kontrolować bitem PORTD0 rejestru PORTD.

Poniższe tabele odwzorowują funkcje alternatywne portu D w zależności od sygnałów sterujących.

Nazwa sygnału PD7/OC2 PD6/ICP1 PD5/OC1A PD4/OC1B
PUOE 0 0 0 0
PUOV 0 0 0 0
DDOE 0 0 0 0
DDOV 0 0 0 0
PVOE Włączenie OC2 0 Włączenie OC1A Włączenie OC1B
PVOV OC2 0 OC1A OC1B
DIEOE 0 0 0 0
DIEOV 0 0 0 0
DI Wejście ICP1
AIO
Nazwa sygnału PD3/INT1 PD2/INT0 PD1/TXD PD0/RXD
PUOE 0 0 TXEN RXEN
PUOV 0 0 0 PORTD0 • PUD
DDOE 0 0 TXEN RXEN
DDOV 0 0 1 0
PVOE 0 0 TXEN 0
PVOV 0 0 TXD 0
DIEOE Włączenie INT1 Włączenie INT0 0 0
DIEOV 1 1 0 0
DI Wejście INT1 Wejście INT0 RXD
AIO
Na początek:  podrozdziału   strony 

Opis rejestrów

PORTA – Port A Data Register – Rejestr danych portu A

Bit 7 6 5 4 3 2 1 0  
0x1B (0x3B) PORTA7 PORTA6 PORTA5 PORTA4 PORTA3 PORTA2 PORTA1 PORTA0 PORTA
Zapis/Odczyt Z/O Z/O Z/O Z/O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

DDRA – Port A Data Direction Register – Rejestr kierunku danych portu A

Bit 7 6 5 4 3 2 1 0  
0x1A (0x3A) DDA7 DDA6 DDA5 DDA4 DDA3 DDA2 DDA1 DDA0 DDRA
Zapis/Odczyt Z/O Z/O Z/O Z/O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

PINA – Port A Input Pins Address – Adres stanu końcówek wejściowych portu A

Bit 7 6 5 4 3 2 1 0  
0x19 (0x39) PINA7 PINA6 PINA5 PINA4 PINA3 PINA2 PINA1 PINA0 PINA
Zapis/Odczyt O O O O O O O O  
Wartość początkowa N/A N/A N/A N/A N/A N/A N/A N/A  

PORTB – Port B Data Register – Rejestr danych portu B

Bit 7 6 5 4 3 2 1 0  
0x18 (0x38) PORTB7 PORTB6 PORTB5 PORTB4 PORTB3 PORTB2 PORTB1 PORTB0 PORTB
Zapis/Odczyt Z/O Z/O Z/O Z/O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

DDRB – Port B Data Direction Register – Rejestr kierunku danych portu B

Bit 7 6 5 4 3 2 1 0  
0x17 (0x37) DDB7 DDB6 DDB5 DDB4 DDB3 DDB2 DDB1 DDB0 DDRB
Zapis/Odczyt Z/O Z/O Z/O Z/O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

PINB – Port B Input Pins Address – Adres stanu końcówek wejściowych portu B

Bit 7 6 5 4 3 2 1 0  
0x16 (0x36) PINB7 PINB6 PINB5 PINB4 PINB3 PINB2 PINB1 PINB0 PINB
Zapis/Odczyt O O O O O O O O  
Wartość początkowa N/A N/A N/A N/A N/A N/A N/A N/A  

PORTC – Port C Data Register – Rejestr danych portu C

Bit 7 6 5 4 3 2 1 0  
0x15 (0x35) PORTC7 PORTC6 PORTC5 PORTC4 PORTC3 PORTC2 PORTC1 PORTC0 PORTC
Zapis/Odczyt Z/O Z/O Z/O Z/O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

DDRC – Port C Data Direction Register – Rejestr kierunku danych portu C

Bit 7 6 5 4 3 2 1 0  
0x14 (0x34) DDC7 DDC6 DDC5 DDC4 DDC3 DDC2 DDC1 DDC0 DDRC
Zapis/Odczyt Z/O Z/O Z/O Z/O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

PINC – Port C Input Pins Address – Adres stanu końcówek wejściowych portu C

Bit 7 6 5 4 3 2 1 0  
0x13 (0x33) PINC7 PINC6 PINC5 PINC4 PINC3 PINC2 PINC1 PINC0 PINC
Zapis/Odczyt O O O O O O O O  
Wartość początkowa 0 N/A N/A N/A N/A N/A N/A N/A  

PORTD – Port D Data Register – Rejestr danych portu D

Bit 7 6 5 4 3 2 1 0  
0x12 (0x32) PORTD7 PORTD6 PORTD5 PORTD4 PORTD3 PORTD2 PORTD1 PORTD0 PORTD
Zapis/Odczyt Z/O Z/O Z/O Z/O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

DDRD – Port D Data Direction Register – Rejestr kierunku danych portu D

Bit 7 6 5 4 3 2 1 0  
0x11 (0x31) DDD7 DDD6 DDD5 DDD4 DDD3 DDD2 DDD1 DDD0 DDRD
Zapis/Odczyt Z/O Z/O Z/O Z/O Z/O Z/O Z/O Z/O  
Wartość początkowa 0 0 0 0 0 0 0 0  

PIND – Port D Input Pins Address – Adres stanu końcówek wejściowych portu D

Bit 7 6 5 4 3 2 1 0  
0x10 (0x30) PIND7 PIND6 PIND5 PIND4 PIND3 PIND2 PIND1 PIND0 PIND
Zapis/Odczyt O O O O O O O O  
Wartość początkowa N/A N/A N/A N/A N/A N/A N/A N/A  
Na początek:  podrozdziału   strony 

Zespół Przedmiotowy
Chemii-Fizyki-Informatyki

w I Liceum Ogólnokształcącym
im. Kazimierza Brodzińskiego
w Tarnowie
ul. Piłsudskiego 4
©2021 mgr Jerzy Wałaszek

Materiały tylko do użytku dydaktycznego. Ich kopiowanie i powielanie jest dozwolone
pod warunkiem podania źródła oraz niepobierania za to pieniędzy.

Pytania proszę przesyłać na adres email: i-lo@eduinf.waw.pl

Serwis wykorzystuje pliki cookies. Jeśli nie chcesz ich otrzymywać, zablokuj je w swojej przeglądarce.

Informacje dodatkowe.