Mikrokontrolery

Modulator Output Compare (ang. Output Compare Modulator, OCM) pozwala generować przebiegi modulowane częstotliwością nośną. Modulator wykorzystuje wyjścia z modułu Output Compare C 16-bitowego timera/licznika 1 i z modułu Output Compare 8-bitowego timera/licznika 2. Więcej szczegółów na temat tych timerów/liczników znajdziesz w rozdziałach "16-bitowe timery/liczniki 1 i 3" i "8-bitowy timer/licznik 2 z PWM". Zwróć uwagę, iż ta funkcja nie jest dostępna w trybie kompatybilności z ATmega103.

Gdy ten modulator zostanie włączony, to dwa kanały Output Compare będą modulowane razem, jak pokazuje powyższy schemat blokowy.

Moduł Output Compare 1C oraz moduł Output Compare 2 dzielą wspólnie końcówkę portu PB7 jako wyjście.

Wyjścia modułów Output Compare (OC1C i OC2) przechwytują zwykły rejestr PORTB7, gdy jeden z nich jest włączony (tj. gdy bity COMnx[1:0] nie są równe zero). Gdy włączone są jednocześnie oba wyjścia OC1C i OC2, włączany jest automatycznie modulator.

Poniższy rysunek przedstawia zastępczy schemat funkcjonalny modulatora. Schemat ten zawiera część modułów timerów/liczników oraz drajwer wyjściowy końcówki 7 portu B.

Gdy modulator został włączony, typ modulacji (logiczne AND lub OR) można wybrać przy pomocy bitu PORTB7.

Zauważ, iż DDRB7 steruje kierunkiem portu niezależnie od ustawienia bitów COMnx[1:0].

Przykładowe przebiegi czasowe

Poniższy rysunek ilustruje działanie modulatora. W przykładzie tym timer/licznik 1 jest ustawiony do pracy w szybkim trybie PWM (nieodwracającym), a timer/licznik 2 wykorzystuje tryb przebiegu CTC ze zmianą stanu logicznego na przeciwny Compare Output (COMnx[1:0] = 1).

W tym przykładzie timer/licznik 2 dostarcza nośnej, natomiast sygnał modulujący jest tworzony przez moduł Output Compare C timera/licznika 1. Rozdzielczość sygnału PWM (OC1C) jest redukowana przez modulację. Współczynnik zmniejszania jest równy liczbie taktów zegara systemowego jednego okresu nośnej (OC2). W tym przykładzie rozdzielczość jest zredukowana o współczynnik dwa. Powód tej zmniejszania zilustrowany jest na rysunku w drugim i w trzecim okresie wyjścia PB7, gdy bit PORTB7 jest równy zero. Czas stanu wysokiego w okresie 2 jest dłuższy o jeden takt niż czas stanu wysokiego w okresie trzy, lecz wynik na wyjściu PB7 jest taki sam w obu okresach.