Technika cyfrowa, robotyka - układy pamięciowe, przerzutnik RS, D i T

SN7400

Działanie jest następujące:

Spis elementów:

W przerzutniku D latch stan wejścia D jest kopiowany na wyjście Q przy wysokim poziomie logicznym na wejściu C. Gdy poziom wejścia C zmieni się na niski, przerzutnik zapamiętuje ostatni stan wyjścia Q. Zmiany na wejściu informacyjnym D nie wpływają już na wyjście Q, które zostało "zatrzaśnięte" zmianą poziomu wejścia C - z tego powodu przerzutniki te noszą często nazwę zatrzask. Poniżej przedstawiamy symulację sieci logicznej przerzutnika D typu Latch.

D C Q X 0 Qn-1 0 1 0 1 1 1

Wejście C nosi nazwę wejścia zegarowego (ang. Clock input). Umożliwia ono synchronizację działania poszczególnych elementów sieci logicznej. Np. przerzutniki typu D Latch są często stosowane jako rejestry (układy pamiętające ciąg bitów). W takim przypadku zapis danych do wszystkich rejestrów jest wykonywany za pomocą pojedynczego impulsu na wejściach C, które są ze sobą połączone:

4-bitowy rejestr z przerzutników D Latch

Sieć logiczna przerzutnika D Latch działa następująco:

W układzie ćwiczeniowym dodamy dwa inwertery, aby wygodnie sterować wejściami przerzutnika (naciśnięcie przycisku będzie powodowało, że na wejściu przerzutnika D pojawi się stan 1). Schemat układu jest następujący:

	SN7404
	SN7400

Spis elementów:

W momencie naciśnięcia dolnego przycisku (C) stan górnego przycisku (D) jest przepisywany na wyjście Q przerzutnika. Jeśli górny przycisk nie jest naciśniety, to dioda na wyjściu Q będzie zgaszona, ponieważ wejście D jest w stanie niskim. Jeśli górny przycisk jest wciśnięty, to na wejściu D pojawia się stan wysoki i przenosi się on na wyjście Q. Gdy dolny przycisk zostanie zwolniony, przerzutnik utrzymuje ostatnio wpisany do niego stan – pamięta wprowadzoną informację. Teraz naciskanie górnego przycisku nie powoduje żadnych zmian przerzutnika.

Otrzymaliśmy prosty model komórki pamięci komputera. Wejście zegarowe C możemy potraktować jako wejście wpisujące informację do komórki, czyli do naszego przerzutnika D.

W praktyce nie tworzy się zwykle przerzutników D z pojedynczych bramek. Przemysł elektroniczny produkuje odpowiednie układy scalone, które zawierają gotowe przerzutniki D Latch. Stosujemy je tam, gdzie występuje potrzeba zapamiętania jakiś stanów logicznych.

SN7475 4 przerzutniki D Latch

Przerzutnik D Latch zapamiętywał stan wejścia D, gdy sygnał zegarowy C przechodził ze stanu 1 na 0. Podczas trwania sygnału C na poziomie logicznym 1 zmiany wejścia D automatycznie przenoszą się na wyjście Q. O takim przerzutniku mówimy, że jest wyzwalany poziomem sygnału zegarowego (ang. level triggered flip flop).

Możemy jednak skonstruować przerzutnik D, tak aby zapamiętywał on stan wejścia D w momencie przejścia sygnału zegarowego ze stanu 1 na 0, lecz w trakcie trwania stanu C = 1 zmiany na wejściu D nie przenoszą się na wyjście Q. Przerzutnik wciąż pamięta swój poprzedni stan. Zmiana na wyjściu Q pojawi się dopiero przy zmianie C z 1 na 0. O takim przerzutniku mówimy, że jest wyzwalany zboczem sygnału (ang. edge triggered flip flop). Na schematach zaznacza się to w odpowiedni sposób:

	wyzwalanie poziomem 1
	wyzwalanie poziomem 0
	wyzwalanie zboczem dodatnim: 0 → 1
	wyzwalanie zboczem ujemnym: 1 → 0

Przerzutnik D wyzwalany zboczem ujemnym zawiera dwa przerzutniki D Latch, które pracują w tzw. trybie Master-Slave (pan-niewolnik).

D C Q X X Qn-1 0 1→0 0 1 1→0 1

 

Przeanalizujmy ten układ.

• Jeśli wejście zegarowe C znajduje się w stanie wysokim, to aktywny jest przerzutnik Master. Stan jego wejścia D przenosi się na jego wyjście Q, a stamtąd na wejście D przerzutnika Slave. Jednakże przerzutnik Slave jest nieaktywny - na jego wejściu C panuje stan niski z bramki NOT. Zatem Slave nie zmienia stanu wyjść, pamięta ostatni stan. Zmiany poziomu sygnału na wejściu D układu nie przenoszą się na wyjście Q.
• Jeśli wejście zegarowe C jest w stanie niskim, to przerzutnik Master jest nieaktywny i pamięta swój stan poprzedni. Z kolei przerzutnik Slave jest aktywny, lecz na jego wejściu D panuje stan wyjścia Q przerzutnika Master, a ten nie zmienia się. Zmiany poziomu sygnału na wejściu D układu nie przenoszą się na wyjście Q.
• Przy ujemnym zboczu sygnału zegarowego przerzutnik Master zatrzaskuje stan swojego wejścia D przekazując go poprzez wyjście Q na wejście D przerzutnika Slave. Ten z kolei się odblokowuje i przesyła stan swojego wejścia D na wyjście Q. Zatem na wyjściu Q pojawia się stan wejścia D układu, jaki panował tuż przed zmianą poziomu sygnału zegarowego z 1 na 0.

Przemysł elektroniczny produkuje gotowe układy scalone zawierające przerzutniki D flip flop wyzwalane zboczem dodatnim. Często przerzutniki te wyposaża się w dodatkowe dwa wejścia:

• PRESET/SET - wejście ustawiające stan wyjścia Q na 1
• CLEAR/RESET - wejście ustawiające stan wyjścia Q na 0

Dla wymienionych wejść obowiązują stany zabronione, jak dla przerzutnika RS (po prostu człon SLAVE jest zwykle realizowany jako przerzutnik RS).

Poniżej przedstawiamy układ scalony SN7474 zawierający dwa przerzutniki D flip flop wyzwalane zboczem narastającym (dodatnim) sygnału zegarowego C. W tabelce stanów kolorem czerwonym zaznaczyliśmy stan zabroniony sygnałów wejściowych.

SN7474 - dwa przerzutniki D flip flop

Wejścia Wyjścia PRE CLR CLK D Q Q 0 1 X X 1 0 1 0 X X 0 1 0 0 X X 1 1 1 1 0→1 0 0 1 1 1 0→1 1 1 0 1 1 X X Qn-1 Qn-1

Z przerzutnika D wyzwalanego zboczem można w prosty sposób uzyskać tzw. przerzutnik T (ang. Toggle = Zmiana). Przerzutnik T przy każdym ujemnym zboczu sygnału zegarowego (przejściu ze stanu 1 do stanu 0) zmienia stany wyjść na przeciwne.

Zbudujemy teraz przerzutnik T z przerzutnika D typu SN7474. Układ aplikacyjny będzie następujący:

SN7474 - dwa przerzutniki D flip flop

Spis elementów:

Gdy naciśniesz przycisk, to na wejście zegarowe C przerzutnika D zostanie podany stan logiczny 0. Gdy teraz zwolnisz ten przycisk, przerzutnik przepisze stan wejścia D na wyjście Q. Ponieważ wejście D jest połączone z wyjściem Q, to stan przerzutnika zawsze zmienia się na przeciwny.

Uwaga:

Przerzutniki typu T są stosowane w licznikach oraz w dzielnikach częstotliwości.