Układy cyfrowe: 74116

Oznaczenie graficzne przerzutników D typu 74116

Opis

Układ 74115 zawiera dwa zespoły 4 przerzutników typu D Latch ze wspólnym zerowaniem (ang. Dual 4-bit Latches with Clear). Każdy z tych zespołów posiada niezależne zerowanie asynchroniczne CLR oraz dwa wejścia zegarowe C1 i C2 sprzężone funkcją AND. Gdy oba te wejścia znajdują się w stanie niskim 0, to na wyjściach Q1...Q4 pojawiają się stany wejść D1...D4. Gdy którekolwiek z wejść zegarowych przejdzie w stan wysoki 1, na wyjściach zostaje "zatrząśnięty" ostatni stan wejść panujący tuż przed tą zmianą. Po tym wejścia danych zostają zablokowane i ich zmiana nie powoduje zmian na wyjściach. Wejście zerujące CLR posiada najwyższy priorytet i stan niski na nim powoduje ustawienie stanów niskich na wszystkich czterech wyjściach Q1...Q4 bez względu na stan wejść D1...D4.

Wewnętrzna sieć logiczna zespołu przerzutników D Latch typu 74116

Tabelka stanów przerzutników typu 74116
(każdy przerzutnik D Latch)

Wejścia				Wyjście
CLR	C1	C2	D	Q
1	0	0	0	0
1	0	0	1	1
1	X	1	X	Q₀
1	1	X	X	Q₀
0	X	X	X	0

Q₀ – stan wyjścia tuż przed zboczem dodatnim jednego z sygnałów zegarowych

Obudowa DIL-24

Wybrane parametry elektryczne

	Opis parametru	54116	74116	Jednostka
V_CC	Napięcie zasilania	4,5...5,5	4,75...5,25	V
V_IH	Napięcie wejściowe dla stanu 1	2	2	V
V_IL	Napięcie wejściowe dla stanu 0	0,8	0,8	V
V_OH	Napięcie wyjściowe dla stanu 1	2,4...3,4	2,4...3,4	V
V_OL	Napięcie wyjściowe dla stanu 0	0,2...0,4	0,2...0,4	V
I_IH	Prąd wejściowy w stanie 1, C1, C2 lub CLR	40	40	µA
I_IH	Prąd wejściowy w stanie 1, wejścia D	60	60	µA
I_IL	Prąd wejściowy w stanie 0, C1, C2 lub CLR	-1,6	-1,6	mA
	Prąd wejściowy w stanie 0, wejścia D, krawędź	-2,4	-2,4
	Prąd wejściowy w stanie 0, wejścia D, stan ustalony	-1,6	-1,6
I_OH	Prąd wyjściowy w stanie 1	-0,8	-0,8	mA
I_OL	Prąd wyjściowy w stanie 0	16	16	mA
I_CC	Prąd zasilania	40...100	40...100	mA
T_A	Zakres temperatur pracy	-55...125	0...70	°C
t_PLH	Czas propagacji z 0 na 1, od C1, C2 na Q	19...30	19...30	ns
t_PLH	Czas propagacji z 0 na 1, od D na Q	10...15	10...15	ns
t_PHL	Czas propagacji z 1 na 0, od C1, C2 na Q	15...22	15...22	ns
	Czas propagacji z 1 na 0, od D na Q	12...18	12...18
	Czas propagacji z 1 na 0, od CLR na dowolne Q	15...22	15...22
t_su	Czas przygotowania, poziom wysoki 1	8	8	ns
t_su	Czas przygotowania, poziom niski 0	14	14	ns
t_release	Czas zwolnienia danych, poziom danych 1	2	2	ns
t_h	Czas utrzymania danych, poziom danych 0	8	8	ns
t_w	Zalecana szerokość impulsu C1 lub C2	18	18	ns
t_w	Zalecana szerokość impulsu CLR	18	18	ns

Na początek: podrozdziału strony

Materiały tylko do użytku dydaktycznego. Ich kopiowanie i powielanie jest dozwolone
pod warunkiem podania źródła oraz niepobierania za to pieniędzy.

Serwis wykorzystuje pliki cookies. Jeśli nie chcesz ich otrzymywać, zablokuj je w swojej przeglądarce.
Informacje dodatkowe.

74116 – podwójne, czterobitowe przerzutniki D Latch z zerowaniem