Bity w elektronice
4-bitowy demultiplekser


Bramki logiczne
Cyfrowe układy scalone TTL i CMOS
Zasilanie układów TTL i CMOS
Zjawisko hazardu w sieciach logicznych
  Projekty
Bramka sterowana OR - AND - EXOR - NAND
Czytnik klawiatury numerycznej
Konwerter kodu 8421 na kod Gray'a
Konwerter kodu Gray'a na kod 8421
8-bitowy generator bitu parzystości
Konwerter kodu BCD na kod Aikena
Konwerter kodu Aikena na kod BCD
Sterowanie wyświetlaczem kostki do gry
Sterowanie wyświetlaczem cyfrowym LED
Konwerter kodu BCD na kod 1 z 10
Sterownik wskaźnika postępu z 10 diod LED
4-bitowy multiplekser
4-bitowy demultiplekser
1-bitowy sumator

Określenie funkcji logicznych

Demultiplekser jest elementem cyfrowym, który przesyła dane z wejścia na jedno z wyjść, którego numer określa stan wejść adresowych. Pełni on zatem rolę przeciwną do multipleksera, który utworzyliśmy w poprzednim projekcie. Teraz stworzymy prosty demultiplekser, który będzie posiadał jedno wejście danych G, cztery wyjścia Y0, Y1, Y2, Y3 oraz dwa wejścia adresowe A i B.

 

 

Dla każdego wyjścia możemy bezpośrednio napisać funkcję logiczną, która będzie iloczynem adresu i wejścia danych:

 

 

Wynikowe funkcje przekształcamy w funkcję NAND negując funkcję AND oraz argument G. Wynik nie jest dokładnie tą samą funkcją - wyjścia nieaktywne przechodzą w stan wysoki (jeśli potrzebowalibyśmy demultipleksera z niskim stanem wyjść nieaktywnych, to należałoby pozostawić funkcje AND). W tabelce po prawej stronie zebraliśmy stany wejściowe i wyjściowe naszego demultipleksera.

A B G Y0 Y1 Y2 Y3
0 0 0 0 1 1 1
0 1 0 1 0 1 1
1 0 0 1 1 0 1
1 1 0 1 1 1 0
X X 1 1 1 1 1

Symulacja sieci logicznej

Zestawienie elementów

Obciążenia wnoszone przez poszczególne wejścia: A - 1,  B - 1, G - 1,

 

SN7404 x 1

SN7410 x 2

 

Scalone demultipleksery

Przemysł elektroniczny produkuje demultipleksery w postaci pojedynczych układów scalonych średniej skali integracji - MSI. Służą one do konstruowania różnego rodzaju koderów.

Typowy scalony demultiplekser posiada jedno lub dwa wejścia danych G (jeśli dwa, to wewnętrznie podłączone są do bramki NOR - umożliwia to tworzenie układów złożonych z kilku demultiplekserów), określoną liczbę wyjść danych Yn (n = 16, 8, 4 lub 2) i wejścia adresowe,

Linie adresowe wybierają jedno z wyjść danych Yi o numerze i odpowiadającym adresowi. Stan wejścia G przenoszony jest na zaadresowane wyjście Yi. Jeśli wyjście nie jest zaadresowane, to znajduje się w stanie wysokim 1.

Po lewej stronie przedstawiamy typowy symbol demultipleksera, stosowany na schematach układów cyfrowych. Poniżej prezentujemy dwa popularne układy scalone, zawierające różne demultipleksery.

SN74154 - szesnastowyjściowy demultiplekser

 

Układ SN74154 posiada dwa wejścia danych G1 i G2 (jedno z nich można traktować jako wejście strobujące - stan wysoki na nim blokuje wyjścia demultipleksera). Zwróć uwagę, iż wejścia te pracują w logice ujemnej - świadczy o tym kółeczko na symbolu demultipleksera. Oznacza to, iż sygnał wejściowy jest negowany, a stanem aktywnym wejścia jest stan niski 0. Aby na wybranym wyjściu demultipleksera otrzymać stan niski, oba wejścia G1 i G2 muszą również znajdować się w stanie niskim. Wejścia adresowe D, C, B i A służą do wyboru jednego z 16 wyjść Y0 ... Y15. Wyjścia są również zanegowane, jednakże z powodu zanegowania wejść, stan wyjścia wybranego adresem odpowiada sygnałowi wejściowemu na G1 i G2. Poniżej umieściliśmy tabelkę stanów demultipleksera SN74154.

 

Wejścia Wyjścia
G1 G2 D C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15
0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 0 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 1 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1
0 0 0 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1
0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1
0 0 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1
0 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1
0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1
0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1
0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1
0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
0 1 X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 0 X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 1 X X X X 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

 

Zwróć uwagę, iż jeżeli wejścia G1 i G2 ustawimy w stan niski 0, to układ SN74154 może pełnić funkcję konwertera kodu 8421 na kod 1 z 16. Słowo kodu 8421 podajemy w takim przypadku na wejścia adresowe D, C, B i A, a na wyjściach Y0...Y15 otrzymujemy zanegowane słowo w kodzie 1 z 16. Obok przedstawiamy schemat ideowy transkodera 8421 na kod 1 z 16.  Inwertory na wyjściach są konieczne do otrzymania kodu w logice dodatniej.

Tego typu układy stosuje się np. do sekwencyjnego sterowania różnych urządzeń cyfrowych.

SN74155 - dwa demultipleksery z dwóch linii na cztery linie

 

Układ scalony SN74155 zawiera dwa demultipleksery z dwóch linii na cztery linie. Dzielą one wspólne wejścia adresowe B i A - nie można zatem adresować niezależnie wyjść demultiplekserów - pracują one zawsze w parze. Pierwszy demultiplekser posiada zanegowane wejście danych, co powoduje jego odmienne działanie.

Każdy z demultiplekserów zawiera jedno wejście danych C, jedno wejście strobowania G, dwa wspólne wejścia adresowe B i A, które wybierają aktywne wyjście oraz cztery wyjścia Y0 ... Y3. Poniżej umieściliśmy tabelki stanów dla obu demultiplekserów.

 

Wejścia Wyjścia
B A 1G 1C 1Y0 1Y1 1Y2 1Y3
0 0 0 1 0 1 1 1
0 1 0 1 1 0 1 1
1 0 0 1 1 1 0 1
1 1 0 1 1 1 1 0
X X 1 X 1 1 1 1
X X X 0 1 1 1 1
Wejścia Wyjścia
B A 2G 2C 2Y0 2Y1 2Y2 2Y3
0 0 0 0 0 1 1 1
0 1 0 0 1 0 1 1
1 0 0 0 1 1 0 1
1 1 0 0 1 1 1 0
X X 1 X 1 1 1 1
X X X 1 1 1 1 1

 



List do administratora Serwisu Edukacyjnego Nauczycieli I LO

Twój email: (jeśli chcesz otrzymać odpowiedź)
Temat:
Uwaga: ← tutaj wpisz wyraz  ilo , inaczej list zostanie zignorowany

Poniżej wpisz swoje uwagi lub pytania dotyczące tego rozdziału (max. 2048 znaków).

Liczba znaków do wykorzystania: 2048

 

W związku z dużą liczbą listów do naszego serwisu edukacyjnego nie będziemy udzielać odpowiedzi na prośby rozwiązywania zadań, pisania programów zaliczeniowych, przesyłania materiałów czy też tłumaczenia zagadnień szeroko opisywanych w podręcznikach.



   I Liceum Ogólnokształcące   
im. Kazimierza Brodzińskiego
w Tarnowie

©2017 mgr Jerzy Wałaszek

Dokument ten rozpowszechniany jest zgodnie z zasadami licencji
GNU Free Documentation License.